طراحی و شبیه سازی مدار مرجع ولتاژ زیر یک ولت با توان پایین

در این پایان نامه یک مدار مرجع ولتاژ پایین با توان پایین ارایه گردیده است. در مدار مرجع پیشنهادی تمامی ترانزیستورهای mos در ناحیه زیرآستانه بایاس گردیده اند. در ساختار مدار برای کاهش حجم اشغالی بر روی ویفر و همچنین کاهش توان تلفاتی، از مقاومت استفاده نشده است، برای سازگاری بیشتر با تکنولوژی cmos و جلوگیری از پیچیدگی مراحل ساخت، در مدار فقط از ترانزیستور mos استفاده گردیده است. این مدار شامل سه بلوک اصلی می باشد. بلوک اول منبع جریان است که وظیفه تولید جریان در محدوده ی نانوآمپر را دارد، که در این پایان نامه یک منبع جریان، با جریان تولیدی 2/3نانوآمپر، بدون استفاده از مقاومت ارایه می گردد. بلوک دوم تولید کننده ولتاژ ptat و بلوک سوم تولید کننده ولتاژ ctat می باشد. مدار مرجع ولتاژ در تکنولوژی 0/18 میکرومتر cmos طراحی و شبیه سازی گردیده است. نتایج شبیه سازی پسا جانمایی نشان می دهد که این مدار دارای جریان مصرفی 17/8نانوآمپر در ولتاژ تغذیه 0/9 ولت می باشد. ولتاژ مرجع تولید شده در این مدار 625 میلی ولت است که دارای تغییرات دمایی 13ppm /c در محدوده ی دمایی 25- درجه سانتیگراد تا 110 درجه سانتیگراد می باشد. مقدار psrr محاسبه شده در فرکانس 100 هرتز 42- دسی بل است. میزان ناحیه فعال اشغالی مدار بر روی ویفر 0/00067 میلی متر مربع می باشد.