چکیده ندارد.

مهندسان در طراحی های بزرگ و پیچیده، قبل از ساخت نمونه فیزیکی و برآورد هزینه و زمان ساخت آن احتیاج به شبیه سازی کامپیوتری سخت افزار دارند. از طرفی سرعت شبیه سازهای متداول برای حجم بزرگ مدار بسیار کند می شود و این به دلیل محاسبات زیادی است که برای بدست آوردن اطلاعات ریز زمانی مدار انجام می شود. اما در بسیاری از موارد یک طراح احتیاج به دیدن درستی عملکرد طرح خود دارد و نه اطلاعات ریز زمانی آن. در اینجاست که شتاب دهنده های شبیه سازی ظاهر می شوند. روش شبیه سازی cycle-based یک روش اساسی در افزایش سرعت شبیه سازی می باشد که بیش از ده سال است در چند شرکت بزرگ برای تست عملکرد مدارهای بزرگ مورد استفاده قرار می گیرد. اما این شبیه سازها بر اساس قواعد و زبانهای داخلی مورد استفاده در این شرکتها ساخته شده اند و برای استفاده عمومی در دسترس نمی باشند. از دیدگاه تجاری این روش شبیه سازی هنوز توسعه نیافته باقی مانده و ابزارهای که از این روش استفاده می کنند نادر می باشند. شبیه سازهای cycle-based شبیه سازی مدارهای همگام را با در نظر نگرفتن اطلاعات زمانی آن سرعت میبخشند. همچنین، از لاجیک دو مقداره در محاسبات استفاده می شود. در مقایسه، شبیه سازهای event-driven مشخصات دقیق زمانی را در نظر می گیرند و از لاجیکهای دو تا 28 مقداره استفاده می کنند. در لایه های مختلف تعریف سخت افزار مانند سطوح رفتاری، رجیستر، گیت و ترانزیستور نیز قابلیت کار دارند. اما از آنجایی که شبیه سازهای cycle-based فقط برای تعیین درستی عملکرد مدار استفاده می شوند، می توانند بهینه سازی زیادی را در موتور شبیه سازی باعث شوند. اساسی ترین مفهوم در این روش شبیه سازی مفهوم cycle می باشد. یک cycle عبارتست از کلیه پردازشهایی که باید بعد از وقوع یک لبه فعال در ورودی پالس ساعت مدار در موتور شبیه سازی انجام شود تا نتیجه درست تولید گردد. در واقع کار یک شبیه ساز cycle-based پردازش مدار در هر cycle می باشد.

در این پایان نامه خصوصیات کلی شبیه سازی cycle-based معرفی شده و نحوه انجام شبیه سازی cycle-based در سطح گیت و سطح انتقال ثبات مورد بررسی موشکافانه قرار گرفته است . در این پایان نامه همچنین محدودیتهای شبیه سازی cycle-based معرفی شده و راه حلهایی برای این مشکلات ارائه شده است . به موازات این پایان نامه و برای اثبات صحت نظریه های مطرح شده و راه حلهای ارائه شده در آن، یک شبیه ساز cycle-based برای زبان vhdl تولید شده است که جزئیات پیاده سازی آن در اینجا شرح داده شده و خوشبختانه در اثبات نظریات مفید واقع گردیده است . این شبیه ساز بر روی فرمت میانی chire بنا شده و زبان پذیرفته شده توسط آن براساس استاندارد ieee 1076.6 می باشد.

در این پایان نامه شیوه ای برای طراحی آرایهء پردازشگر خطی بر روی تراشه های fpga ارائه شده است . مهمترین خاصیت این رهیافت کامل بودن آن است . یعنی تمام فرایند طراحی از استخراج آرایه، استخراج موازی گرایی موجود در آلگوریتم ورودی، ارزیابی آرایهء استخراجی، و سنتز پوشش داده شده است . آرایه پردازشگر طراحی شده خطی است که این خود خواص فراوانی همچون ورودی خروجی محدود، مقیاس پذیر بودن آرایه، واحدمندی، توسعه پذیری، سادگی مجتمع شدن با رایانه میزبان، تحمل خرابی، و ارتباطات حداقل را ارائه می کند. آرایه پردازشگر طراحی شده ضربانی است که این به معنی سادگی فرایند ارتباط بین واحدهای پردازشگر در آن است . آرایه پردازشگر بر روی تراشه های fpga طراحی می گردد که نشان می دهد پیاده سازی آرایه های دیگر برای کاربردهای دیگر بسادگی امکان پذیر است . خروجی فرایدن سنتز در رهیافت پیشنهادی این پایان نامه یک هستهء نرم طراحی به زبان vhdl است که این یعنی می توان تراشه های fpga از تولیدکنندگان گوناگون برای پیاده سازی سخت افزار آرایه نهایی بکار گرفت . در پایان به کمک رهیافت ارائه شده در این پایان نامه روشی برای پیاده سازی یک سیستم سخت افزار با قابلیت تغییر پیکربندی برای اجرای الگوریتم های با تنگنای محاسباتی که نیاز به توان پردازشی بالایی دارند، ارائه شده است .

در این پروژه یک شبیه ساز سطح سوییچ برای شبیه سازی تاخیر نامعلوم طراحی و ساخته شده است . اهمیت شبیه سازی تاخیر نامعلوم بالا رفتن دقت زمانبندی مدار می باشد. زبان مورد استفاده در شبیه سازی فرامین سطح سوئیچ زبان verilog می باشد که برای مقصود مورد نظر توسیع یافته است . برای شبیه سازی تاخیر نامعلوم از سه روش استفاده شده است : -1 استفاده از مقدار نامعلوم -2 استفاده از آمار و احتمال -3 استفاده از منطق فازی در روش اول خروجی هر سوئیچ هنگام نامعلوم بودن تاخیر آن، برابر مقداری است که از نوع ترکیب منطقی مقدار قدیمی و مقدار جدید بدست می آید. در روش دوم از چند تابع توزیع معروف جهت تحلسل آماری تاخیر یا حدس مقدار تاخیر استفاده شده است . در روش سوم از متد fpert استفاده گردیده است . در این روش امکان تغییر خروجی برای هر لحظه از زمان محاسبه می شود. الگوریتم مورد استفاده در موتور شبیه سازی الگوریتم event-driven می باشد. موتور شبیه سازی دارای قابلیت تویسع به سطح گیت می باشد. در کامپایلر از دستورهای شرطی جهت کامپایل کردن ورودیها استفاده زیادی شده است همچنین از یک ساختار میانی جهت استخراج اطلاعات سوییچ ها استفاده شده است .

این پروژه به بررسی روند طراحی و مدل سازی نسخه ای از خانواده ی پردازنده های سری tms320c54x ساخت کارخانه ی texas instruments می پردازد که با به کارگیری ایده های مبتنی بر معیارهای معماری risc بهینه شده است . فصل دوم این پایان نامه به گردآوری مطالب درباره ی پرازنده های سیگنال دیجیتالی می پردازد و کار اصلی در این پروژه از فصل سوم آغاز می گردد. پس از بررسی های به عمل آمده بر روی پردازنده های dsp موجود از شرکت های سازنده ی مختلف ، خانواده ی پردازنده های سری tms320c54x ساخت کارخانه ی ti که پردازنده هایی موفق در انجام پردازش های مورد نیاز در سیستم های مخابراتی و به خصوص مخابرات سیار می باشند، جهت طراحی انتخاب گردیدند. این خانواده با استفاده از مدارک و اسناد قابل دسترسی و ارایه شده توسط کارخانه ی ti که منحصر به مجموعه ی دستورالعمل ها بوده است و با به کارگیری زبان سخت افزاری vhdl در آزمایشگاه مدارها و سیستم های vlsi طراحی و مدل سازی و پس از سنتز و پیاده سازی بر روی fpga flex10k250 اعتبارسنجی گردیده است . روند طراحی، مدل سازی، سنتز و اعتبارسنجی هسته ی مرکزی این پردازنده، uts-dsp، به تفصیل در فصل سوم و چهارم شرح داده شده اند. فصل پنجم به معماری های cisc و risc اختصاص دارد. از آنجایی که این خانواده از پردازنده ها برمبنای معماری cisc طراحی گردیده اند، لذا در بعضی از پیاده سازی های جاری آنها سرعت های بالا حاصل نشده است . با بهره گیری از تجارب به دست آمده در طراحی این پردازنده و با بازنگری مجدد به آن، ساختار دستورالعمل ها، معماری داخلی cpu، هرم حافظه و پیچیدگی و حد کنترل به گونه ای اصلاح گردید تا در کل حجم کمتر و سرعت و راندمان بیشتری حاصل شود. روند اصلاح در طراحی، مدل سازی، سنتز و اعتبارسنجی هسته ی مرکزی پردازنده ی بهینه شده، ruts-dsp، به تفصیل در فصل ششم شرح داده شده اند و در نهایت نتایج به دست آمده از مقایسه دو پردازنده از نظر حجم، سرعت و راندمان در فصل هفتم ارایه گردیده است .

در این پایان نامه روشی برای ارزیابی بردارهای آزمون ارائه شده است که بوسیله آن می توان مقداری از هزینه آنرا کاست. عملکرد روش ارائه شده بدین صورت می باشد، که با شبیه سازی در سطح بالا از توصیف مدار(که در اصل شبیه سازی سریعی می باشد)، تخمینی از قابلیت مجموعه بردارهای آزمون اعمال شده ، در سطح پائین توصیف مدار، بدون احتیاج به شبیه سازی در آن سطح(که شبیه سازی کندی می باشد) بدست می آید.

پایان نامه حاضر به طراحی یک پردازشگر خاص برای لایه ‏‎baseband‎‏ از استاندارد ‏‎bluetooth‎‏ اختصاص دارد. این لایه در ساختار پروتکلی bluetooth وظیفه انجام پردازشهای سطح پایین را بر روی داده های رد و بدل شده بر عهده دارد. بعلاوه الگوریتم پرش فرکانسی لازم به منظور تبدیل سیستم رادیویی به یک سیستم طیف گسترده توسط این قسمت پیاده سازی می گردد. فصول ابتدایی به آشنا نمودن خواننده با استاندارد bluetooth می پردازند. در فصل دوم نگرش کلی بر استاندارد صورت می گیرد و در فصل سوم لایه baseband از ساختار پروتکلی به تفصیل بررسی می شود. فصل چهارم پس از مروری کوتاه بر طرحهای موجود برای یک تراشه bluetooth به ارائه طرح یک پردازشگر خاص برای لایه baseband می پردازد. فصل پنجم نیز به نگاهی اجمالی بر مشخصات رادیوی bluetooth و نحوه مدلسازی عملکرد تراشه فرستنده - گیرنده bluetooth و کانال ارتباطی آن، فضا، اختصاص دارد.

رساله حاضر روشی برای مدلسازی ساختاری، توصیف و ذخیره سازی اطلاعات پردازنده ، به عنوان یک هسته نرم افزاری، ارائه کرده است. این هسته نرم افزاری در یک کتابخانه ‏‎ip‎‏ ذخیره شده و امکان استفاده مجدد از آن در طرحهای مختلف فراهم است. این هسته پردازنده که دارای اطلاعات پردازنده از سه دیدگاه مجموعه دستورالعمل ‏‎isa‎‏، قراردادهای تولید نرم افزار ‏‎abi‎‏ و معماری مسیر -داده است ‏‎microarch‎‏ ، می تواند برای تولید ابزارهای لازم برای جستجوی فضای معماری پردازنده های خاص منظوره، تولید اتوماتیک ابزارهای نرم افزاری و تولید مدل سخت افزاری این نوع پردازنده ها مورد استفاده قرار گیرد.ابزارهای تولید شده ، شامل همه نرم افزارهای توسعه برنامه نویسی مانند، مترجم ها،ابزارهای باینری ، شبیه سازی دستورالعمل و ... می باشد. تولید اتوماتیک این ابزارها برای کاهش زمان و هزینه طراحی معماری پردازنده ، و کاهش زمان و هزینه تولید برنامه های نرم افزار نویسی پردازنده در سیستمهای روی یک تراشه بسیار حائز اهمیت است.