امروزه با پیشرفت تکنولوژی ساخت مدارات مجتمع دیجیتال، بشر هر روز موفق به ساخت مداراتی پیچیده تر و سریعتر از قبل می گردد. با بزرگ شدن این مدارات، احتمال بروز خطا در قسمتهای مختلف مدار بیشتر می شود. پروسه پیدا کردن خطاهای این مدارات که به تست مدارات دیجیتال مشهور شده، با وجود مداراتی بسیار بزرگ، ممکن است خیلی وقتگیر باشد. الگوریتم های مربوط به این راه حلها به مدارات در سطح گیت اعمال می شوند و با تولید الگوهای تست و اعمال این الگوها به مدار، آنرا تست می کنند. از طرف دیگر، امروزه با وجود ابزار کد در امر طراحی و پیاده سازی مدارات تحولات شگرفی روی داده است. از جمله این تحولات زبان های سخت افزاری است که با کمک آنها می توان یک مدار را در سطح رفتاری مدل نموده و سپس با استفاده از ابزار سنتز، آن را به سطح گیت تبدیل کرد. بنابراین در طرحهای امروزی، هم مدار در سطح رفتاری در دست طراحان است و هم مدار در سطح گیت. موضوع این پایان نامه، استفاده از اطلاعات سطح رفتاری مدار، برای ترسیع تولید الگوهای تست در مدار می باشد. کاری که در این پایان نامه انجام شده، این است که با تغییراتی در سطح رفتاری یک مدار، به آن قابلیتهای تست داده و در قسمتهایی از مدار که احتیاجی به اطلاعات دقیق سطح گیت ندارد، از این قسمتها استفاده می شود. لازمه استفاده از این طرح داشتن مدارات ماجولار است که با توجه به پیچیده شدن مدارات و اینکه هر قسمت یک مدار را افرادی جداگانه طراحی می کنند، اکثر طراحی های امروزی ماجولار است. فرق این روش با بقیه روشهایی که در این زمینه ارائه شده، این است که در این روش به مدل خطای جدید نیازی نیست (از همان مدل سنتی چسبندگی ساده استفاده می شود) و همچنین با استفاده از قسمت رفتاری، دقت تولید الگوی تست از بین نمی رود.

با افزایش فرکانس کاری پردازنده های جدید در حد گیگا هرتز، استفاده از آزماینده های خارجی برای آزمون همزمان چنین پردازنده های سریعی به مرور سخت تر و در مواردی غیر علمی می شود. این مساله ناشی از این واقعیت است که بهبود فرکانس کاری آزماینده های خارجی همگام با پیشرفت فرکانس کاری پردازنده ها صورت نمی گیرد. لذا افزودن قابلیت خود آزمایی به پردازنده که امکان آزمون در سرعت عادی کار مدار را فراهم می آورد.روش مناسبی برای آزمودن پردازنده های سریع به نظر می رسد. روشهای خودآزمایی ممکن است سخت افزاری یا نرم افزاری باشند. در روشهای خودآزمایی سخت افزاری با افزودن سخت افزار به مدار تولید بردارهای آزمون و تحلیل نتایج روی خود تراشه انجام می شود. تکنیک های سنتی خودآزمایی سخت افزاری مانند روشهای آزمون توکار خودآزما مبتنی بر پویش که جز تکنیکهای طراحی با ملاحظات آزمون ‏‎dft‎‏ به شمار آورده می شوند، محدودیت هایی را از چندجنبه ایجاد می کنند. از جمله این محدودیت ها می توان به بالا سری مساحت ناشی از سخت افزار اضافی آزمون، تنزل کارایی ناشی از افزودن سخت افزار آزمون در مسیرهای بحرانی مدار و مصرف توان غیرعادی به خاطر بردارهای آزمون غیر عملکردی یا نامعتبر اشاره نمود.با توجه به کاستی ها، روشهای خودآزمایی نرم افزاری راه حل مناسبی برای آزمون پردازنده ها به نظر می رسند. در این روشها تولید آزمون ، بررسی و تحلیل پاسخ ها و حتی تشخیص روی خود تراشه به کمک مجموعه دستورالعملهای پردازنده صورت می گیرد. تهیه برنامه خودآزمایی نرم افزاری و یا به عبارت ساده تر آماده سازی دنباله ای از دستورالعمل های پردازنده با پارامترهای داده ای مناسب به گونه ای که پوشش خطای ساختاری بالایی را فراهم نماید، موضوع اصلی این پایان نامه است .روشهای ارائه شده برای تهیه برنامه آزمون محدوده وسیعی از روشها شامل روشهای تولید بردارهای آزمون تصادفی و قطعی را می پوشاند. بسته به اینکه چه میزان اطلاعات از ساختار پردازنده در دسترس باشد ، روشهای مختلفی ارائه گردیده است.