در این پایان نامه یک phase locked loop کاملا" مجتمع شده با نویز پایین با تکنولوژی cmos در استاندارد 0.5 میکرون طراحی گردیده. برای کاهش نویز تمامی بخشهای سنتزکننده فرکانس را بصورت دیفرانسیلی طرح می کنیم تا حساسیت سیستم نسبت به نویز تغذیه وبستر را به حداقل برسانیم هم چنین قسمتهای دیجیتالی بصورت استاتیک لاجیک طراحی گردیده اند تا نویز کمتری ایجاد نمایند. در این مدار بلوک اشکارساز فاز- فرکانس طوری طراحی شده دارای فرکانس مرکزی 900 mhz و رنج تنظیم فرکانس 20 درصد می باشد. با توجه به استانداردهای موجود برای تلفن های سیارباید در رنج فرکانسی 700 mhz تا 1ghz نویز فاز در حدود -105 dbc/hz در فرکانس افست 2 mhz باشد، برای محاسبه میزان نویز فاز از جدیدترین روش استفاده شده است . با شبیه سازی و محاسبه از طریق مدل lti و بدست آوردن مقدار موثر isf میزان نویز فاز-118 dbc/hz برای فرکانس افست 2mhz بدست می آید. ولتاژ تغذیه مورد استفاده 5 ولت و توان مصرفی 34 میلی وات می باشد.