افزودن کارکردهای هر چه بیشتر به سیستم، نیاز به افزایش کارایی و در عین حال کاهش قیمت در مدارهای مجتمع با چگالی بسیار بالا، روند کوچک-مقیاس شدن تکنولوژی را موجب شده است. اما کوچک-مقیاس شدن شتابان تکنولوژی شرایط لازم طراحی را سخت تر کرده و به ویژه در گره های تکنولوژی کوچکتر از 90nm چالشهای بزرگی را ایجاد نموده است. در این گره های تکنولوژی افزایش شدت میدان الکتریکی و چگالی توان در کنار افزایش دماهای کاری مساله قابلیت اطمینان را به یک چالش بسیار مهم در مدارهای مجتمع نانومتری تبدیل نموده است چرا که حفظ سطح کارایی مطلوب و حتی عملکرد صحیح بسیاری از قطعات تجاری را، در طول عمر آنها با دشواری زیادی روبرو می کند. در این پژوهش مشکل بی ثباتی دمایی ناشی از بایاس منفی (nbti) در ترانزیستورهای pmos به عنوان چالش مهم قابلیت اطمینان در مدارهای دیجیتال پرسرعت در محدوده ی نانومتری مورد بحث واقع می شود. اثرات nbti بر معیارهای کارایی گیتهای منطق دومینو با تعداد ورودی زیاد (که بطور گسترده ای در مدارات پر سرعت به کار می روند) در تکنولوژی 32nm مورد بررسی قرار می گیرد و تکنیکهایی برای جبرانسازی آن شامل افزایش اندازه ی ترانزیستور pmos وارونگرخروجی ،کاهش چرخه ی وظیفه ی پالس ساعت و بایاس مستقیم بدنه ارائه می گردد. همچنین یک تکنیک بهینه سازی برای طراحی گیتهای منطق دومینو با لحاظ کردن اثر nbti و در نظر داشتن محدودیتهای معیارهای کارایی و مساحت ارائه خواهد شد. افزون بر آن، با توجه به آنکه در تکنولوژیهای نوین high-k metal-gate، علاوه بر nbti مشکل pbti در ترانزیستورهای nmos نیز بروز می کند، توصیفی از اثر nbti/pbti بر یک گیت or و نیز مدار یک مالتی پلکسر در منطق دومینو با تعداد ورودی زیاد و در یک تکنولوژی 32nm ، مطرح و تکنیکی برای جبرانسازی این اثر ارائه خواهد شد. در عین حال، ایده ی استفاده از مدار دوگان منطق دومینو مورد بحث قرار می گیرد و نشان داده می شود که با وجود آنکه فروسایی nbti/pbti می تواند در طول عمر مدار موجب افزایش سرعت آن گردد ولی در مقایسه با مدار دومینو اصلی تحت شرایط مساحت مساوی گیتها، تاخیر مدار دوگان بسیار بیشتر خواهد بود.