امروزه تصدیق هویت بر مبنای اطلاعات زیست سنجی برای دسترسی مجاز به سامانه های اطلاعاتی مورد توجه خاص قرار گرفته است. هدف این رساله بررسی یک سامانه نمونه تصدیق هویت بر مبنای تشخیص اثر انگشت و ارائه روشهایی جهت تقویت امنیت آن می باشد. با بررسی نقاط مختلفی که اینگونه سامانه ها ممکن است مورد حمله قرار گیرند، این رساله، به ارائه و ارزیابی دو روش آب نشان برای حفاظت سامانه در مقابل دو دسته از این حملات پرداخته است. نقاط آسیب پذیر مورد توجه در این رساله، پایگاه داده سامانه و خروجی حسگر دریافت اثر انگشت می باشند. جهت حفظ امنیت در پایگاه داده، یک الگوریتم آب نشان شکننده بر مبنای تبدیل موجک گسسته ارائه شده است. در این الگوریتم، با استفاده از ویژگیهای استخراج شده از تصویر اثر انگشت بعنوان رشته آب نشانه، دو قابلیت بطور همزمان تامین می شود: (1) امکان تشخیص حملات احتمالی در تصاویر ذخیره شده در پایگاه داده و (2) تقویت عملکرد الگوریتم تطبیق اثر انگشت با استفاده از تئوری تلفیق داده. همچنین به منظور حفاظت خروجی حسگر در مقابل حمله "ارسال مجدد"، یک الگوریتم آب نشان مقاوم نیز در خروجی حسگر سامانه در نظر گرفته شده است. نتایج نشان می دهند که استفاده از روشهای آب نشان فوق، علاوه بر تامین امنیت در سامانه های زیست سنج، بهبود قابل ملاحظه ای در نرخهای خطا در اینگونه سامانه ها ایجاد می کند. در ادامه رساله، الگوریتمهای آب نشان پیشنهادی از نظر ظرفیت پنهان سازی مورد ارزیابی قرار گرفته اند. برای تخمین ظرفیت پنهان سازی، دو روش مختلف ارائه شده است. این روشها، راهکاری برای توزیع مناسب انرژی آب نشانه در باندهای فرکانسی مختلف ارائه می دهد که می تواند با ثابت نگهداشتن میزان mse ظرفیت پنهان سازی مناسبی فراهم کند. این روشها برای الگوریتمهای پیشنهادی و برای سه پایگاه داده مختلف ارزیابی شده اند. امنیت الگوریتمهای پیشنهادی نیز بر مبنای قضیه شانون مورد ارزیابی قرار گرفته است. برای این منظور اطلاعات متقابل و تابع ابهام برای هر یک از الگوریتمها محاسبه شده است. نتایج نشان دهنده امنیت خوب الگوریتمهای پیشنهادی در مقایسه با سایر الگوریتمهای ارائه شده می باشد.

مدولاتورهای فاز متعامد کاربرد فراوانی در سیستم های مخابراتی مدرن جهت پیاده سازی ساختار های فرستنده پیدا کرده اند. امروزه تقاضا برای مدولاتورهای فاز متعامد که ویژگی هایی چون نویزفاز پایین در خروجی، توان مصرفی پایین، دقت و سرعت بالا و قابلیت مجتمع سازی زیاد دارند، افزایش چشمگیری یافته است. در پاسخ به این تقاضا، روشهای متنوعی برای تولید سیگنال های متعامد ارائه شده است که در این پژوهش دو گونه از کاراترین این روش ها، یعنی تزویج دو نوسان ساز lc و فیلترهای شیفت دهنده فاز rc poly phase استفاده شده اند. در روش تزویج دو نوسان ساز lc اتصال ضربدری، تزویج از دو طریق، یکی از طریق زیرلایه خازن های متغیر (از mosfet به عنوان خازن متغیر استفاده شده است) و دیگر از طریق ترانزیستورهای pmos، انجام شده است. از مزایای این نوسان ساز می توان به نویزفاز پایین و توان مصرفی کم آن اشاره نمود. در روش دوم تولید سیگنالهای سینوسی متعامد، یک فیلتر rc poly-phase مرتبه سه پیشنهاد شده است که هم مقاومت ها و هم خازن ها با ترانزیستورهای ماسفت پیاده سازی شده اند. از مزایای این ساختار می توان به توان مصرفی ناچیز، مساحت اشغالی نسبتا کم، آسانی مجتمع سازی برروی تراشه و نویز کم آن اشاره نمود. انتخاب سیگنالهای متعامد مناسب با استفاده از ترانزیستورهایی که در نقش کلید هستند و توسط داده های دیجیتال ارسالی کنترل می شوند، صورت می گیرد. حاصل این انتخاب یک خروجی qpsk است. هر کدام از فازهای چهارگانه در خروجی نماینده یک سیمبول ارسالی است. مدارهای ارائه شده، با استفاده از نرم افزار ads در تکنولوژی cmos-rf 0.13µm شبیه سازی شده اند.

رشد فزاینده حجم داده های موجود در پایگاه های اطلاعاتی, نیاز به ساختارهای قدرتمند برای انجام پردازشهای مختلف بر روی اطلاعات ذخیره شونده را بیش از پیش مطرح نموده است. یکی از نیازهای مبرم و پایه ای در بسیاری از کاربردهای پردازش اطلاعات از جمله فشرده سازی, توانایی مرتب سازی سریع داده می باشد. در این پروژه ما به ارائه یک هسته مرتب ساز داده می پردازیم که بر پایه یک روش و معماری نوین قادر است با سرعت بالا تعداد زیادی داده را مرتب نماید. این معماری بر پایه ثبات های چرخشی بنا شده است و به دلیل سادگی عملیات کنترلی, برای پیاده سازی سخت افزاری بسیار مناسب است. همچنین این روش دارای انعطاف پذیری بالا بوده و قابل استفاده در پیکربندی های مختلف برای دستیابی به حداکثر سرعت یا حداقل منابع, مورد استفاده می باشد. این مرتب ساز می تواند برای انجام عمل مرتب سازی رشته ورودی در تبدیل bwt که اخیرا به دلیل تاثیر آن در فشرده سازی بسیار مورد توجه قرار گرفته است, مورد استفاده قرار گیرد. نتایج پیاده سازی روی fpga آورده شده است و پس از مقایسه این نتایج با سایرین مشخص شده است که به لحاظ مساحت بهبود قابل توجهی حاصل شده است.

الگوریتم fft قلب محاسباتی سیستمهای مخابراتی ofdm است. لذا هر نوع بهینه سازی روی این واحد تاثیر مستقیم بر عملکرد این سیستمها خواهد داشت. ساختار خط لوله بعلت داشتن میزان گذردهی بالا برای سیستمهای مخابرات سیار بسیار مناسب است. از طرفی ساختار خط لوله انواع مختلفی دارد که انتخاب دقیق یک ساختار با توجه به نوع کاربرد بر عملکرد سیستم تاثیر خواهد داشت. لذا در این رساله پردازنده های خط لوله fft از ابعاد مختلف مانند توان مصرفی، سرعت و مساحت آنالیز خواهند شد. ابتدا مدارهای جمع کننده تک بیتی و عناصر حافظه به عنوان واحدهای پایه پردازنده ftt و پارامترهای آن استخراج شده اند. در این آنالیز از تعداد اجزاء بکار رفته در پردازنده fft و همچنین میزان بکارگیری آنها بعنوان معیاری برای تخمین و مقایسه مصرف توان، مساحت و تاخیر استفاده شده است. با توجه باینکه معماریهای خط لوله پردازنده fft دارای ارتباطات محلی می باشند لذا این آنالیز از دقت مناسبی برخوردار خواهد بود. در سطح سیستم، معماریهای مختلف پردازنده با توجه به پارامترهای واحدهای پایه آنالیز و مقایسه گردیده اند. در پایان، صحت آنالیز ارائه شده با مقایسه نتایج آن با نتایج حاصل از سنتز سخت افزاری مورد بررسی قرار می گیرد. تمام بهینه سازیها، طراحیها و انتخابهای انجام شده بگونه ای است که سیستم مورد نظر برای تکنولوژی عمیقا زیر میکرون مناسب باشد. همچنین بطور کیفی به شناسایی معماریهای مناسب خط لوله که قابلیت پیکربندی مجدد دارند پرداخته شده است. در پایان، با استفاده از نتایج حاصل از آنالیز و با تکمیل ساختار r24sdf معماری نهایی پیشنهاد شده است. این ساختار با دیگر معماریهای متداول پردازندهfft مورد مقایسه و بررسی قرار گرفته است. بنابراین مهمترین دستاوردهای این پایان نامه بقرار زیر می باشند: • طراحی ساختار مدار جمع کننده تک بیتی، مناسب برای تکنولوژی عمیقا زیرمیکرون، بعنوان جزء اصلی محاسباتی پردازنده fft • آنالیز کمی پردازنده های fft خط لوله به لحاظ مصرف توان، مساحت، تاخیر و قابلیت پیکربندی مجدد و مقایسه آنها • پیشنهاد ساختار r24sdf برای پردازنده fft کم مصرف با توجه به نتایج آنالیز و استفاده از آن در طراحی یک پردازنده fft خط لوله کم مصرف با قابلیت پیکربندی مجدد و مناسب برای سیستمهای ofdm همچنین روش ارائه شده در این پایان نامه می تواند بعنوان یک روش کلی برای آنالیز دیگر سیستمهای dsp بکار رود.

یکی از روش های متداول در واترمارکینگ استفاده از تبدیل های ریاضی مانند dct، dwt، svd برای جاسازی واترمارک می باشد. در این روش ها بجای اینکه واترمارک بطور مستقیم در lsb پیکسل های تصویر جاسازی شود، در lsb ضرایب تبدیل جاسازی می شود. در واقع در این حالت نگاشتی یک به یک بین مجموعه ای از پیکسل های تصویر و ضرایب تبدیل برقرار می شود. در این پایان نامه یک روش جدید واترمارکینگ در تصاویر ثابت بر مبنای تجزیه به روش qr مورد مطالعه قرار گرفته است. روش ارائه شده در هر دو حوزه ی مکان و تبدیل پیاده سازی شده و میزان مقاومت آن در برابر حملات متداول در پردازش تصویر با دو روش قدیمی svd و dct مقایسه شده است. همچنین نشان داده شده که روش ارائه شده در حالی که پیچیدگی محاسباتی کمتری نسبت به دو روش دیگر دارد، در بسیاری از حملات مقاومت بهتری نیز نسبت به دو روش دیگر از خود نشان می دهد.

یک دسته خاص از کدهای تصحیح خطای کوانتومی، کدهای کانولوشنال می باشند که بر حسب نحوه طراحی به دو دسته کدهای css (calderbank-shor-steane) و non-css تقسیم می شوند. علیرغم اهمیت فراوان کدهای کانولوشنال در تصحیح خطا، فقدان یک مدار کدگذار با قابلیت تحقق پذیری عملی، مانعی جدی در بهره گیری از این کدها می باشد. سه پارامتر در طراحی مدارهای کدگذار کانولوشنال اهمیت دارد؛ میزان حافظه، تعداد سطوح و غیرمخرب بودن کدگذار. در پژوهش های قبلی، grassl و rotteler الگوریتمهایی برای کدگذاریِ کدهای کانولوشنال css و non-css ارائه داده اند. کدگذار حاصل از هر دو الگوریتم در ساختار pearl-necklace بوده که قابلیت تحقق پذیری عملی را ندارد. در این رساله، ابتدا الگوریتمی برای پیاده سازی عملی با کمینه حافظه کدگذارهای pearl-necklace برای کدهای css ارائه می دهیم. سپس الگوریتم را توسعه داده تا بتوان آن را برای کدگذارهای پیچیده تر non-css نیز اعمال کرد. پیچیدگی این الگوریتم ها، بر حسب پارامترهای کد، چند جمله ای است. برای یک کد کانولوشنال مشخص، چندین کدگذار وجود دارد که الگوریتم grassl-rotteler تنها یکی از آنها را می یابد. بنابراین شروع از یک کدگذارِ grassl-rotteler و یافتن تحقق عملی آن کدگذار با کمینه حافظه به کمک الگوریتم ارائه شده در این رساله، لزوماً منجر به کدگذار با کمینه حافظه برای کد مفروض نمی شود.از طرف دیگر الگوریتم grassl-rotteler برای کدهای non-css پیچیدگی نمایی دارد. در ادامه رساله، الگوریتم نوینی برای کدگذاری غیرمخرب کدهای کانولوشنال ارائه می شود. کدگذار حاصل از این الگوریتم در بین تمامی کدگذارهای کد مفروض، میزان کمینه حافظه را مصرف می کند و تعداد سطوح کدگذار بر حسب پارامترهای کد دارای پیچیدگی چند جمله ای است.

در این پایان نامه، یک ساختار جدید برای پیاده سازی مبدل های تقریب متوالی (sa adc)، بر پایه ی الگوریتم جستجوی غیر دودویی ارایه می شود. بدین منظور در ابتدا، الگوریتم جستجوی تقریب متوالی غیر دودویی به دقت بررسی می شود. گام های پرش ولتاژdac ، در این روش باید معادلات و قید های خاصی را ارضا کنند. تا کنون در گزارش های منتشر شده، صحت عملکرد یک جستجوی غیر دودویی بر پایه ی این معادلات، نشان داده نشده است. در این پایان نامه، این شرایط اثبات و با ارائه رابطه ی وزن غیر دودویی جدید، تکمیل می شود. سپس بر اساس این معادلات، یک ساختار dac خازنی غیر دودویی شکسته ی جدید ارایه خواهد شد. مدار کنترل دیجیتالی سوییچینگ خازن ها در آرایه ی غیر دودویی پیشنهادی از پیچیدگی، توان مصرفی و تاخیر انتشار پایین تری، در مقایسه با ساختار رایج برخوردار است که آن را برای کاربردهای سرعت بالای پر بازده مناسب می سازد. یک مبدل تقریب متوالی 10 بیت با سرعت ms/s28 برپایه ی ساختار پیشنهادی در یک تکنولوژی cmos ?m18/0 طراحی، و کارایی آن با دیگر پیاده سازی های رایج مقایسه شده است. نتایج شبیه سازی نشان می دهند، ساختار پیشنهادی حدود %90 درصد کاهش در انرژی مصرفی مدار کنترل دیجیتال در مقایسه با ساختار غیر دودویی رایج فراهم کرده است در حالیکه توانسته حداقل %30 سرعت نمونه برداری را نسبت به ساختارهای رایج مبدل sar بهبود دهد. تا کنون کاربرد اصلی جستجوی غیر دودویی، به منظور افزایش نرخ نمونه برداری مبدل بوده است. در این پایان نامه، بر پایه آرایه ی شکسته ی پیشنهادی، نشان داده می شود، جستجوی غیر دودویی می تواند برای کاهش توان مصرفی و افزایش بازدهی انرژی مبدل نیز به کار گرفته شود. به کمک این ایده، یک مبدل sar 8 بیتی با سرعت نمونه برداری ks/s500 در یک تکنولوژی cmos ?m18/0 طراحی و شبیه سازی شده است. نتایج شبیه سازی در یک ولتاژ تغذیه ی v9/0 نشان می دهند، مبدل پیشنهادی در sndr ماکزیممی برابر db48 کار می کند. توان مصرفی این مبدل تنها ?w63/1 بوده که معیار شایستگی متناظر با آن برابرfj/conversion-step 9/15 بدست می آید.

در سال های اخیر، روش های بسیاری برای فشرده سازی داده های دیجیتالی معرفی شده اند، که کاربرد بسیاری در سیستم های مخابراتی دارند. این روش ها در زمینه های دیگری از جمله سیستم های تشخیص پزشکی کاربرد یافته-اند. هدف این پروژه یافتن روشی کارآمد جهت فشرده سازی تلفاتی سیگنال 12 کاناله قلب است به گونه ای که اطلاعات تشخیصی از بین نرود. روش پیشنهاد شده در این رساله، با به کارگیری پیش پردازش ها و استفاده از تبدیل موجک یک بعدی و نیز اعمال روشی ابتکاری جهت اسکن ضرایب آستانه گذاری شده، عملکرد فشرده سازی را بهبود می بخشد، و همزمان به نرخ فشرده سازی زیاد و میزان اعوجاج کم دست می یابد.

از دیرباز، ضبط طولانی مدت سیگنال های قلبی، که نقش به سزایی در تشخیص و درمان بیماری ها دارد، یکی از دغدغه های پزشکان بوده است. در گذشته تنها راه ثبت این سیگنال ها، بستری کردن بیمار برای مدت موردنظر بوده است. مهم ترین اشکال این روش آن است که باعث می شود پزشک نتواند بیمار را در حالت طبیعی (در هنگام فعالیت های معمولی روزانه) مورد مطالعه قرار دهد. یکی از دستاوردهای پیشرفت علم الکترونیک در زمینه پزشکی، ارائه دستگاه هایی کوچک با کاربرد آسان برای ضبط و ذخیره سازی این سیگنال ها می باشد. این دستگاه ها که در اندازه های مختلف، از سایزهای قابل حمل تا انواع بیمارستانی در دسترس می باشند به پزشکان اجازه می دهند تا به آسانی سیگنال های قلبی بیمار را ذخیره کرده و سپس آن را مطالعه کنند. نوع قابل حمل این دستگاه ها holter monitor نامیده می شود. در طراحی دستگاه های قابل حمل پزشکی، دو فاکتور مهم، توان مصرفی و مساحت مدار می باشد. هدف این پایان نامه طراحی یک سیستم کم توان با مساحت کم برای فشرده سازی سیگنال های قلبی است. نظریه "نمونه برداری فشرده" روشی نوین برای فشرده سازی سیگنال¬های تنک می¬باشد. از آنجا که سیگنال¬های الکتروکاردیوگرام در حوزه موجک تنک هستند می¬توان از روش نمونه برداری فشرده در فشرده سازی این سیگنال¬ها استفاده کرد. از ویژگی های روش نمونه برداری فشرده در پیاده سازی، سادگی و کم حجم بودن محاسبات لازم آن است. لذا سیستم مبتنی بر این روش نسبت به سیستم های مشابه، کم توان بوده و مساحت کمی خواهد داشت. به علاوه معماری پیشنهادی این پایان نامه به گونه ای است که امکان به کارگیری تکنیک power gating را که یکی از روش های موثر کاهش توان مصرفی است، فراهم می کند. ویژگی دیگر معماری ارائه شده، مطلوب بودن آن در پیاده سازی سیستم های چندکاناله است. پیاده سازی سیستم بر روی یکی از fpgaهای بسیار کم توان شرکت microsemi انجام شده است. نتایج اندازه گیری توان مصرفی نشان می دهد که با به کارگیری تکنیک power gating توان مصرفی در فرکانس های مختلف بین 20 تا 40 درصد کاهش می یابد. همچنین افزایش توان مصرفی سیستم 4 کانال و 8 کانال نسبت به سیستم تک کانال به طور متوسط به ترتیب حدود 7.1 و 11.2 درصد و افزایش مساحت سیستم 4 کانال و 8 کانال نسبت به سیستم تک کانال به ترتیب 2.3 و 5.4 برابر می باشد.

چکیده ندارد.

امروزه امنیت الگوریتم های رمزنگاری وابستگی زیادی به تولید کلیدهای سرّی دارد. از این جهت لازم است برای جلوگیری از دستیابی آسان دشمن به داده های رمزی، کلیدها به صورت کاملا تصادفی تولید شوند تا دستیابی به این کلیدها بسیار مشکل شود. تولید بیتهای کاملا تصادفی در عمل ساده نیست چون به منابع طبیعی کاملا تصادفی نیاز دارد. از طرف دیگر طراحی واحدهای سخت افزاری یا برنامه های نرم افزاری جهت تولید بیتهای شبه تصادفی به طوری که این بیت ها یکنواخت و از یکدیگر مستقل باشند بسیار سخت است. ما در این رساله یک مولد تصادفی جدید با ساختار موازی lfsr را پیشنهاد میدهیم. ساختار این مولد بسیار ساده بوده، لذا از سرعت پردازش بسیار بالا نسبت به یک lfsr معمولی برخوردار است. مولد پیشنهادی با استفاده از یک مجموعه تست آماری شناخته شده که توسط lecuyer و simard در بسته نرم افزاری u01 گرد آمده است مورد ارزیابی قرار گرفته و نشان داده شده است که از کیفت آماری بسیار مطلوبی برخوردار است. این مولد در صورتیکه از بوته آزمایشهای امنیتی موفق بیرون آید می تواند به عنوان کلید یک رمز رشته ای کاربرد پیدا کند