با افزایش فرکانس کاری مدارهای الکترونیکی، نیاز به حلقه های قفل فاز با جیتر کم بیش از پیش نمایان می گردد. از جمله پارامترهای اثرگذار در مقدار جیتر خروجی، پهنای باند حلقه است. می توان برای هر کاربرد خاص از حلقه قفل فاز، پهنای باند بهینه ای را یافت که در آن جیتر شکل موج خروجی کمترین مقدار ممکن باشد، اما با تغییر فرکانس ورودی پهنای باند حلقه قفل فاز از حالت بهینه خارج می شود و عملکرد جیتری مختل می گردد. می توان نشان داد در صورتی که نسبت پهنای باند به فرکانس ورودی ثابت نگه داشته شود، عملکرد جیتری حلقه قفل فاز بهینه خواهد ماند. در این تحقیق با ایجاد تناسبی میان جریان پمپ بار و ولتاژ کنترل اسیلاتور کنترل شده با ولتاژ، زمینه برای ثابت نگه داشتن نسبت پهنای باند به فرکانس ورودی فراهم شده است. شبیه سازی های انجام شده در نرم افزارهای matlab و ads نشان می دهند، تناسب ایجاد شده قادر است علاوه بر کاهش چشمگیر تغییرات نسبت پهنای باند به فرکانس مرجع، تغییرات جیتر سیکل به سیکل و جیتر سیکل خروجی را نیز کاهش دهد و بنابراین تطبیق پذیری جیتر خروجی را نیز فراهم آورد. اجزای حلقه قفل فاز و مدار های کنترلی جدید در تکنولوژی 18/0 میکرومتر cmos طراحی و نتایج شبیه سازی ارائه گردیده اند.

حلقه های قفل فاز به صورت گسترده در گیرنده های مخابراتی و مولدهای کلاک برای مدارات مجتمع استفاده میشوند. در این پایان نامه، روش طراحی یک کنترل کننده فازی را برای بهینه سازی جیتر در حلقه های قفل فاز شرح میدهیم. برای طراحی این کنترل کننده، ما ابتدا اثر پارامترهای حلقه را بر جیتر خروجی حلقه قفل فاز بررسی و تحلیل مینماییم. سپس، با استفاده از نتایج این تحلیل به طراحی کنترلکننده فازی میپردازیم. عملکرد کنترلکننده فازی به این صورت است که با اضافه کردن یک واحد بهره غیرخطی به حلقه قفل فاز موجب تغییر پارامترهای آن، شامل پهنای باند و ضریب میرایی میشود. کنترلکننده فازی ما ضمن بهینهسازی پهنای باند حلقه قفل فاز باعث بهبود جیتر در خروجی آن میشود. نتایج شبیهسازی روی یک نمونه مقادیر آزمایشی نشان میدهد که با اضافه کردن این کنترلکننده فازی به حلقه قفل فاز، بدون نیاز به بهینه سازی به 3.25 کاهش مییابد.

در این پایان نامه یک سنتزکننده فرکانسی از نوع حلقه قفل فاز کسری-n با فرکانس خروجی 2.4 ghz تا 2.5 ghz طراحی و شبیه سازی شده است. در این pll از مدولاتور دیجیتال دلتا-سیگما برای ایجاد عدد کسری استفاده شده است. پهنای باند pll برابر با 60 khzانتخاب شده است. با طراحی بهینه برای قسمت فرکانس بالای تقسیم کننده فرکانسی، مقدار توان مصرفی آن به 4.37 mw کاهش داده شده است. این تقسیم کننده می تواند فرکانس ورودی خود را به اعداد 112 تا 143 تقسیم کند. جریان پمپ بار برابر با 0.6 µa و بهره vco برابر با 250 mhz/v قرار داده شده است. در این pll از آشکار ساز فاز-فرکانس سه حالته و مدولاتور دلتا-سیگمای hk_mash 1-1-1 (hosseini kennedy mash 1-1-1) با تعداد بیت های ورودی برابر با n=19-bit استفاده شده است. فرکانس مرجع برابر با 20 mhz قرار داده شد و به این ترتیب دقت فرکانسی در خروجی pll حدود 38 hz به دست آمد. شبیه-سازی ها هم در سیمولینک و هم در نرم افزار ads انجام شد. در شبیه سازی سیمولینک، مقدار نویز فاز خروجی pll در فرکانس های 100 khz و 2 mhz به ترتیب برابر با -95 dbc/hz و -110 dbc/hz به دست آمد. با استفاده از یک روش برای افزایش سرعت قفل شدن، مقدار زمان قفل شدن به ازای اعمال یک گام فرکانسی برابر با 100 mhz از 116 µs به 45 µs کاهش داده شد. شبیه سازی ها در ads نشان داد اولا pll قفل می کند. ثانیا توان مصرفی کل pll برابر با 38 mw و جیتر پریود به پریود خروجی pll برابر با 4.85 ps به دست آمد. در نهایت برای بررسی صحت عملکرد مدولاتور hk_mash 1-1-1، این مدولاتور روی آی سی fpga به نام xilinx spartan ii xc2s150 پیاده سازی شد. خروجی fpga به مبدل دیجیتال به آنالوگ به شماره آی سی ad7305 اعمال شد تا بتوان طیف قدرت خروجی آن را در spectrum analyzer مشاهده نمود.

حلقه های قفل تأخیر به طور گسترده در سیستم های مجتمع مورد استفاده قرار می گیرند. حلقه قفل تأخیر یک سیستم حلقه بسته ساده است که قادر است سیگنال کلاکی که رابطه ی فاز دقیقی با کلاک مرجع دارد را تولید کند. با توجه به اینکه سیستم حلقه بسته است، این رابطه ی فاز بین کلاک ورودی و خروجی، فرایند پروسه و دما را دنبال می کند. دقت رابطه ی فاز بین کلاک ورودی و خروجی به پارامترهای طراحی dll، مشخصه های عدم تطابق در فرایند ساخت و منابع نویز قطعی مانند نویز منابع مستقل، وابسته است. کیفیت کلاک تولید شده به نوعی تعیین کننده ی کارایی کل سیستم می-باشد. با توجه به مجتمع سازی ساده تر مدارهای دیجیتال و سرعت قفل شدن بیشتر dll های دیجیتال، استفاده از dll های دیجیتالی گسترش پیدا کرده است. هدف از انجام این پروژه طراحی و شبیه سازی یک حلقه قفل تأخیر دیجیتال است که از لحاظ عملکرد جیتر نسبت به کارهای گذشته بهتر باشد و در فرکانسی حدود 1ghz کار کند. یکی از پارامترهای طراحی رزولوشن خط تأخیر است که باید تا حد ممکن کوچک باشد که برای dll مورد نظر در حد 10ps کافی است. پارامتر دیگری که در طراحی لحاظ می شود این است که جیتر کل مدار کمتر از 30ps باشد. یکی دیگر از محدودیت های طراحی زمان قفل شدن است که باید کمتر از 15 سیکل باشد. در طراحی انجام شده سعی شده است که سیستم تا حد ممکن ساده باشد و از مدارهای اضافی پرهیز شود. در این پروژه با بررسی ساختارهای مختلف خط تأخیر، خط تأخیری طراحی شده است که علاوه بر اینکه هر دو لبه را تأخیر می دهد و دوره ی کارکرد سیگنال را نیز کم نمی کند، در بازه ی نسبتا وسیعی عملکرد تقریبا خطی دارد. این خط تأخیر از دو خط تأخیر ظریف و خط تأخیر درشت تشکیل شده است. یک ساختار جدید برای خط تأخیر ظریف پیشنهاد شده است که عملکرد تقریبا خطی دارد و با استفاده از ترکیب خط تأخیر درشت و خط تأخیر ظریف، خط تأخیری با محدوده ی تأخیر وسیع طراحی شده است. یک مدار کنترلی جدید نیز پیشنهاد شده است که علاوه بر اینکه سرعت قفل شدن خوبی دارد و مشکل از دست دادن چند کلاک ورودی را از بین برده است، باعث بهبود عملکرد جیتر مدار می شود. در این پروژه یک حلقه قفل تأخیر دیجیتال باند پهن طراحی و سپس با استفاده از نرم افزارهای ads 2009 با تکنولوژی tsmc cmos 0.18um ، نرم افزار matlab simulink و نرم افزار xilinx ise شبیه سازی شده است.

در این پایان نامه، روشی نوین برای تشخیص خطا و تشخیص محل خطا در اسیلاتورهای کنترل شونده با ولتاژ ارائه شده است. برای این کار از روش های موسوم به dft و تکنیک های رایج در تست مدارهای آنالوگ الهام گرفته شد. خطاهای محتمل در پیکربندی تعریف شد و بر اساس آن کتابخانه خطا برای تمام کلاس ها استخراج و جمع آوری گردید. از شبکه عصبی مصنوعی به عنوان مکانیزم هوشمند در دسته بندی اطلاعات استفاده شد و به کمک آن تمام بازه ی محتمل خطاها تحت پوشش قرارگرفته و محل خطای رخ داده بدرستی تشخیص داده شد. همچنین سیگنال مقاومت منفی را توسط ژنراتورکمکی تولید کرده و توسط استخراج این سیگنال که حاوی اطلاعات کافی در زمینه پیکربندی و وضعیت سیستم است، موفق به شناسایی پیکربندی سیستم و تشخیص محل خطا شدیم. پیاده سازی روش تشخیص محل خطای پیشنهادی، بر روی دو پیکربندی از اسیلاتورهای کولپیتس و هارتلی به صورت شبیه سازی انجام گردید. در مرحله عملی نیز این روش، بر روی اسیلاتوری از خانواده ی کولپیتس پیاده-سازی شد. در مرحله شبیه سازی، اسیلاتور کولپیتس در بازه ی فرکانسی 140-160 mhz نوسان کرده و مدل خطای آن، احتمال رخ دادن 22کلاس مختلف را پیش بینی می کند. اجرای روش پیشنهادی توسط کتابخانه خطا و دسته بندی کننده شبکه عصبی، خطاهای احتمالی را در 18کلاس تشخیص محل داد. و در روش پیشنهادی با استفاده از پردازش سیگنال مقاومت منفی، موفق به تشخیص محل تمام خطاهای محتمل به صورت جداگانه شدیم. اسیلاتور هارتلی نیز در بازه ی 90-100 mhz نوسان کرده و از مجموع 23کلاس احتمالی، 19 کلاس توسط شبکه عصبی و 23کلاس توسط پردازش سیگنال مقاومت منفی تفکیک می شوند. در مرحله ی عملی، اسیلاتوری از خانواده کولپیتس توسط تقویت کننده jfet در بازه فرکانسی 50-80 mhz ساخته شد و روش پیشنهادی تشخیص محل خطا بر روی آن اعمال گردید. این روش تمام خطا های محتمل را در قالب 17 کلاس موفق به تشخیص محل شد. شبیه سازی های اسیلاتورهای فرکانس بالا توسط نرم افزار serenade v8.7 از شرکت ansoft انجام پذیرفت و پیکربندی شبکه عصبی مصنوعی توسط نرم افزار matlab انجام شد. در قسمت عملی، برای نمونه برداری های ولتاژ و جریان از اسیلوسکوپ tektronix مدل tds2022c استفاده کردیم. نتایج تشخیص دهنده ی خطای هوشمند پیشنهادی، در موارد شبیه سازی و عملی، نشان از توانا بودن این روش برای تشخیص محل خطا برای مدل خطای ارائه شده در اسیلاتورهای مختلف می باشد.

در این پایان نامه یک حلقه قفل فاز آنالوگ تحلیل، طراحی و در تکنولوژی tsmc 0.18 میکرومتر با ولتاژ تغذیه 1.8 ولتی شبیه سازی شده است. این حلقه قفل فاز با قابلیت برنامه پذیری که دارد به طور خودکار پارامترهای درونی (جریان پمپ بار) حلقه را چنان تنظیم می کند که مقداری بهینه برای نویز فاز به دست آید. محدوده فرکانس وسیع (3.861 – 2.796) گیگاهرتز با استفاده از روش زیر باندها به دست آمده است. جیتر در سراسر باند حدودا 1.55 پیکوثانیه است. هم‏ چنین یک واحد دیجیتال برای انتخاب باند مناسب و نیز کنترل جریان پمپ بار (برای حداقل‏سازی نویز‏ فاز) طراحی شده است. برای این منظور بلوک های پایه دیجیتال در نرم افزار ads طراحی شدند. هم ‏چنین برای کنترل دامنه نوسان یک مدار کنترل خودکار دامنه برای نوسان‏ساز کنترل شونده با ولتاژ به صورت جداگانه طراحی شده است. هدف این واحد، کنترل دامنه و حداقل نگاه داشتن نویزvco در طول کل محدوده فرکانسی می باشد. لازم به ذکر است که شبیه سازی حلقه قفل فاز ساعت ها به طول می انجامد که خود یک چالش در راه شبیه سازی است. برای غلبه بر این مشکل ابتدا مدل ریاضی نویز pll را به دست آورده تا پارامتر های بهینه برای حلقه قفل فاز به دست آیند. بعد از بیان مقدمه ای کوتاه در فصل اول در فصل دوم این گزارش مروری بر دسته‏بندی های مختلف از pll‏ها و تجزیه و تحلیل عملکرد آن‏ها ارائه خواهد شد. در مرحله اول انواع pll‏ها و بررسی تک تک بلوک ها و نحوه انتخاب آن‏ها مورد بررسی قرار خواهد گرفت. سپس در هر دو حوزه زمان و فرکانس دینامیک سیستم بررسی خواهد شد. از لحاظ بررسی نویز و تحقیق در مورد چگونگی ارتباط پارامترهای مختلف pll با آن بخشی را در نظر گرفته ایم. این بخش هم در نرم‏افزار ads و هم matlab انجام شده است. در فصل سوم مروری بر تحقیقات انجام شده برای کاهش نویز و داشتن حداکثر محدوده قفل فرکانسی می شود. در فصل 4 به طور ویژه به ارائه روش خود و نتیجه شبیه سازی ها و جزئیات آن‏ می پردازیم. در فصل 5 نیز نتیجه گیری و پیشنهادها آورده شده‏اند.

در این پایان نامه، دو دمدولاتور bpsk با توان مصرفی بسیار کم با نرخ داده بالا برای ادوت قابل کاشت در بدن ارائه شده است. این دمدولاتور ها در داخل بدن کاشته خواهند شد و داده و کلاک مورد نیاز برای میکروسیستم کاشته شده در بدن را آشکار و بازیابی می کنند. هر دو دمدولاتور ابتدا موج bpsk دریافتی را به کمک یک مدار اشمیت تریگر به صورت دیجیتالی تبدیل می کنند. دمدولاتور اول از داده بازیافت شده برای تولید کلاکی سنکرون شده با داده استفاده می کند و به کمک مونواستابل و سلول تاخیر کلاکی با دوره وظیفه 50% تولید خواهد کرد که برای آشکارسازی داده نیز مورد استفاده قرار می گیرد. این دمدولاتور برای فرکانس موج حامل 10mhz طراحی شده است و توانایی بازیابی داده با نرخ 10mbps را دارد. دمدولاتور دوم به فرکانس موج حامل وابسته نیست و خود را به راحتی با فرکانس سیگنال bpsk منطبق می کند. این دمدولاتور همانند دمدولاتور اول از داده بازیابی شده برای تولید کلاکی سنکرون شده استفاده می کند، سپس این کلاک به همراه قله های دامنه سیگنال bpsk برای تولید کلاکی با دوره وظیفه ثابت استفاده خواهد شد. با کمک کلاک بازیابی شده از موج bpsk در نقاط خاصی نمونه برداری می شود که این نمونه ها نماینده داده مدوله شده خواهند بود. هر دو دمدولاتور پیشنهادی این توانایی را دارند که داده مدوله شده را با نرخ drcf 100% آشکار کنند که نشان دهنده استفاده بهینه از موج حامل می باشد. کلاک بازیابی شده در هر دو مدولاتور دارای دوره وظیفه ثابتی می باشد که این توانایی را به بخش های بعدی میکروسیستم می دهد تا از هر دو لبه کلاک بهره ببرد. همچنین در پیاده سازی مداری دمدولاتور دوم تنها از مدارهای دیجیتال استفاده شده است که باعث می شود نسبت به دمدولاتور اول نسبت به تغییرات فرآیند ساخت مقاوم تر باشد و توانایی دمدوله کردن موج دریافتی تا نرخ 100mbps را دارد. هر دو دمدولاتور در تکنولوژی استاندارد cmos 0.18µm طراحی و شبیه سازی شده اند و توان مصرفی دمدولاتور اول با نرخ داده 10mbps در ولتاژ تغذیه 1.8v در حالت tt برابر 27.2µw و دمدولاتور دوم با همین شرایط برای نرخ داده 10mbps و 100mbps به ترتیب دارای توان مصرفی 58.62µw و 180µw می باشد. درستی عملکرد دمدولاتور ها در گوشه های دیگر تکنولوژی نیز مشاهده شده است. همچنین برای بررسی صحت عملکرد مدارهای پیشنهادی دمدولاتور اول بر روی برد چاپی پیاده سازی شده است.

در این پایان¬نامه یک حلقه قفل فاز کسری با استفاده ازیک مقسم فرکانسی هتروداین طراحی شده است. تقسیم¬کننده¬های متداول مانند تقسیم¬کننده¬¬های استاتیکی، دینامیکی و قفل تزریقی هرکدام دارای معایب و محاسنی می¬باشند. در این میان، معماری هتروداین به عنوان روشی که برتری نسبی نسبت به این نوع تقسیم¬کننده¬ها دارد، ارائه می¬شود. حلقه قفل فاز هتروداین از یک سری ضرب¬کننده تشکیل شده¬ است که قابلیت تولید نسبت¬های تقسیم فرکانسی کسری و صحیح را دارا است. در معماری پیشنهادی علاوه بر ضرب¬کننده به عنوان آشکارساز، از معماری هتروداین نیز در مسیر فیدبک حلقه استفاده می¬شود. ساختار مدار و مزایای این طراحی بیان شده است. به دلیل این که هارمونیک-های تولید شده در بازه فرکانسی محدودی می¬باشند، یک نوسان¬ساز lc ساده برای چنین کاربردی مناسب است. عیب عمده معماری هتروداین، توان مصرفی آن در مقایسه با سایر روش¬های موجود می-باشد. این معماری در تکنولوژی 0.18µm در نرم¬افزار ads شبیه¬سازی شده است. محدوده فرکانس کاری 1980 تا 2080 مگاهرتز می¬باشد. با اعمال 3 ضرب¬کننده در مسیر فیدبک حلقه مقدار موثر جیتر خروجی در حدود 6/3 پیکوثانیه و زمان قفل نیز 35 میکروثانیه است. فرکانس نوسانات سیستم طراحی شده در حدود 190 کیلوهرتز است. در محدوده فرکانسی 1980 تا 2080 مگاهرتز مقدار حدفاز بین 35 تا 40 درجه تغییر می¬نماید و این مقدار بیان¬گر پایداری سیستم طراحی شده می¬باشد.

چکیده خون بافتی زنده و فعال است و فعالیت¬های حیاتی بدن ما به نحوی با سلامت آن بستگی دارد. امروزه سل¬کانترهای الکترونیکی در دو گروه اصلی شمارش تام و افتراقی سلول¬های خونی را انجام می¬دهند: اما هر دو گروه به دلیل محدودیت¬هایی نمی¬توانند جایگزین روش¬های میکروسکوپی شوند. جهت رفع موانع فوق و کمک به تشخیص بیماری¬ها، در این پروژه و در 3 فاز به ارائه روشی جهت بازشناسی خودکار لکوسیت¬های خون با استفاده از تصاویر میکروسکوپی، می¬پردازیم. در مرحله اول از تصویر تهیه شده از لام خونی رنگ¬آمیزی شده، یک زیر¬تصویر در محل لکوسیت¬ها، بدست می¬آید. در مرحله دوم به کمک روش پیشنهادی (ناحیه¬بندی سریع و هوشمند لکوسیت¬ها با استفاده از ماسک لکوسیت)، لکوسیت¬ها با دقت بالا و در زمان کوتاهی از باقی ذرات خون جداسازی می¬شود. در تهیه ماسک مذکور از نگاشت فضای 3-بعدی rgb، به 1-بعد؛ شامل بیشترین شدت روشنایی در راستای بردار مطلوب، و کمترین مقدار روشنایی در راستای بردار نامطلوب استفاده شده است. در مرحله سوم با بکارگیری روش¬های تحلیل مولفه¬های اساسی و تمایز داده فیشر بهترین ویژگی¬های رنگ، بافت و شکل ناحیه طبقه¬بندی شده استخراج می¬گردد؛ و به کمک طبقه¬بندی کننده¬های بیز، انفیس و الگوریتم سریع و برخط توابع پایه بیضوی، لکوسیت¬های خون در 5 گروه اصلی: بازوفیل، ائوزینوفیل، نوتروفیل، لنفوسیت و مونوسیت کلاس¬بندی می¬گردد. روش پیشنهادیِ بدست آوردنِ زیرتصویر ضمن عدم وابستگی به ناظر بیرونی، به طور کامل در تصاویر اولیه ضبط شده که فاقد نویز ناشی از لخته رنگ¬آمیزی می باشد، جوابگو بوده است. اما به نویز فلفل نمکی شبیه سازی شده¬ی نرم¬افزاری (نمونه همراه با لخته رنگ¬آمیزی) حساس می باشد. در بخش ناحیه¬بندی لکوسیت¬ها با استفاده از تمامی اطلاعات رنگی فضای 3-بعدی، سرعت روش ارائه شده به میزان چشمگیری، نسبت به آخرین فعالیت¬های صورت گرفته، بهبود یافته است. همچنین با استخراج ویژگی-های مناسب از بخش فوق، دقت طبقه¬بندی لکوسیت¬های خون 96% محاسبه گردیده است. کلید واژه: ناحیه¬بندی سلو¬ل¬های خونی، بازشناسی لکوسیت¬ها

در این پایان¬نامه یک سنتز¬کننده دیجیتال مستقیم در تکنولوژی 18/0میکرون مورد بررسی قرار گرفته شده که در آن از معماری بدون حافظه استفاده شده است. فرکانس کلاک ورودی برابر 1 گیگا هرتز می‏باشد. کلیات طرح به این صورت است که ابتدا یک کلمه کنترل ورودی در یک ثبات ذخیره می‏شود و سپس با هر پالس ساعت محتویات این ثبات به یک انباره فاز انتقال پیدا می‏کند. انباره فاز شامل رجیستر¬ها و جمع کننده می‏باشد. خروجی انباره که به صورت موج دندان¬اره¬ای و دیجیتال می‏باشد و در نرم¬افزار متلب طراحی شده است، ابتدا به یک موج مثلثی با همان فرکانس تبدیل می‏شود و سپس توسط یک مبدل آنالوگ به دیجتیال ایده آل که در متلب کد مربوط به آن نوشته شده است، به کدهای دمایی و باینری تبدیل شده سپس به یک مبدل دیجیتال به آنالوگ 10 بیتی که در آن از تکنیک دمایی برای 4 بیت پر ارزش استفاده شده است و در نرم¬افزار h.spice طراحی شده است، انتقال پیدا می‏کند و به یک موج مثلثی پیوسته تبدیل می‏شود. سپس این موج خروجی توسط یک مدار تفاضلی به منظور تبدیل موج مثلثی حاصل به موج سینوسی انتقال پیدا می‏کند و در نهایت یک فیلتر برای از بین بردن هارمونیک¬های ناخواسته قرار گرفته است. برای محاسبه توان خروجی از اثر مصرف توان انباره فاز صرف¬نظر شده است و مقدار متوسط این توان برابر با 39 میلی وات به¬دست آمده است. در نهایت داده های حاصل از موج سینوسی برای به¬دست آوردن پارامتر sfdr برابر 59 دسی¬بل در نرم¬افزار متلب استفاده شده¬اند. میزان خلوص طیفی با توجه به اینکه در این پابان¬نامه از مداری با دقت بالاتر نسبت به طرح معرفی شده دز [34] را دارا می¬باشد بهبود پیدا کرده است.

در این پایان نامه نشان خواهیم داد که چگونه می توان نوسان ساز با خروجی های متفاوت به صورت تفاضلی، چهارتایی و هشت تایی را با هم و به عنوان یک نوسان ساز و سنکرون با هم داشته باشیم. از طرف دیگر در این پایان نامه نشان خواهیم داد ماهیت نویز فاز در نوسان ساز موج میلی متری، با ماهیت نویز فاز در فرکانس پایین تر از فرکانس های موج میلی متری متفاوت است. این نویز بیشتر ناشی از تبدیل نویز دامنه به فاز و نویزگیت نوسان ساز است، که در فرکانس های پایین معمولاً در نظر گرفته نمی شود. در این پژوهش با کاهش فرکانس نوسان هسته اصلی، مقدار زیادی از عناصر پارازیتی از بین برده شده است و توانستیم db 10 نویزفاز را در آفست mhz1 و پهنای¬باند قابل تنظیم را بیش از 50% بهبود دهیم. یکی از مشکلات نوسان سازهای موج میلی متری، کم بودن بهره عناصر فعال هسته اصلی در فرکانس بالا است. در این پایان نامه به روش بازگشتی، بهره بهینه با مدل جریان بهینه به دست آورده شد. هم چنین نشان داده شده است که برای بهبود نویز فاز نمی توان به مقدار دلخواه جریان را افرایش داد. در انتهای این پایان نامه شبیه سازی های نهایی مداری نوسان ساز آمده است که نشان دهنده عملکرد نوسان ساز موج میلی متری طراحی شده در فرکانس ghz60، حتی با تکنولوژی m?-18/0 cmos می باشد. این نوسان ساز دارای نویز فاز dbc/hz 104- در فاصله فرکانسی mhz 1 می باشد. هم چنین نوسان ساز طراحی شده دارای توان مصرفی mw129 در ولتاژ 1.8 ولت و پهنای باند قابل تنظیم ghz9 می باشد.

در این پروژه، ابتدا یک طرح کلی از قسمت گیرنده قرائتگر یک سیستم rfid غیر فعال uhf منطبق بر قوانین و مقررات سرویسهای رادیویی منطقه جغرافیایی کشور ایران، به صورت بلوک دیاگرام ارائه کرده و همچنین قطعات مورد نیاز برای ساخت گیرنده این قرائتگر را با توجه به موجودیت آنها در بازارایران معرفی میکنیم سپس با شبیه سازی بلوک دیاگرام گیرنده قرائتگر در محیط نرم افزار متلب، نحوه مدولاسیون و دریافت یک پیام شانزده بیتی از سمت برچسب و تغییرات آن پس از عبور از هر بلوک رابه شبیه سازی بخش آنالوگ گیرنده قرائتگر می ads نشان میدهیم و در ادامه با استفاده از نرم افزار پردازیم.

در این پژوهش، یک مدار بازیابی ساعت و داده برست-مُد مبتنی بر درون¬یابی فاز با نرخ داده 5 گیگابیت بر ثانیه ارائه شده است. کاربرد این سیستم در شبکه¬های نوریِ غیرفعال می¬باشد که به صورت گسترده در سیستم¬های مخابرات نوری استفاده می¬شوند. سیستم طراحی شده شامل واحد بازیابی ساعت، مدار تصمیم¬گیرنده، و قسمت دی¬مالتی¬پلکسر می¬باشد. واحد بازیابی ساعت شامل مدار نمونه¬بردار-نگهدارِ تحریک شده در دو لبه ، و یک مدار درون¬یابی فاز است. روش پیشنهادی در این پایان¬نامه، با به کارگیری یک بافر مشترک، کاهش 40 درصدیِ توان مصرفی در واحد بازیابی ساعت را در پی داشته است. مدار بازیابی ساعت و داد? برست-مُد پیشنهادی به کمک فناوری سی¬ماس استاندارد 18/0 میکرومتر در شبیه¬ساز cadence طراحی و شبیه¬سازی شده و نتایج نشان می¬دهد که این مدار، با استفاده از توالی دودویی شبه تصادفی با طول 1-210 بیت در نرخ 5 گیگابیت بر ثانیه، قادر به بازیابیِ داده در نخستین بیت دریافت شده از فرستنده است. مقدار جیتر موجود در داده بازیابی شده، با کمک ابزارهای شبیه¬سازی، برابر با 14 پیکو ثانیه شده است. جیتر بدست آمده برای سیگنال ساعت بازیابی شده در فرکانس 5 گیگاهرتز برابر با 9 پیکوثانیه است. سیستم مورد بحث به همراه مدار تصمیم¬گیرنده و مدار دی¬مالتی¬پلکسر، با اعمال منبع تغذیه 8/1 ولت، 29 میلی¬وات توان مصرف می¬کند. نتایج شبیه¬سازی بعد از جانمایی طرح برای واحد بازیابی ساعت نشان می¬دهد که سیگنال ساعت بازیابی شده مقدار 13 پیکوثانیه جیتر دارد. مساحت ناحی? اشغال شده برای واحد بازیابی ساعت، بدون در نظر گرفتن پد ، در حدود 008694/0 میلی-متر مربع می¬باشد.

در دنیای نوین امروز استفاده از پردازش تصویر به یکی از لازمه های اتوماسیون شدن خطوط تولید، تبدیل شده است. این الزام در خطوط تولید مدارهای مجتمع، برای جداسازی مدارهای معیوب از سالم، بیش از پیش احساس می شود. از این روی در این پایان نامه تلاش شده است تا با استفاده از ویژگی های پایایی تصویرهای مدارهای مجتمع، در پیش برد این هدف گام برداشته شود. عیب یابی از روی تصویر، نیازمند دریافت تصویر، پیش پردازش، پردازش تصویر و تحلیل تصویر است. در این پایان نامه در تلاش بودیم تا با استفاده از یک تصویر منحصربه فرد و بدون کمک تصویر مرجع و سالم، فرآیند آشکارسازی عیوب در مدارهای مجتمع را پیاده سازی کنیم. در این راه به دلیل ناکارآمد بودن روش های خطی از روش نوینی استفاده شده است. این روش بر پایه شبکه های عصبی pulse coupled ارائه شده، اما برای بهبود عملکرد این نوع شبکه های عصبی، ابتکاری نوین به کار بسته شده است. این ابتکار در برابر تقریباً چگالی های نویز متفاوت، مقاوم بوده و به همین علت در آشکارسازی عیوب در مدارهای مجتمع می تواند بکار گرفته شود.

در این پایان نامه یک مدار مرجع ولتاژ پایین با توان پایین ارایه گردیده است. در مدار مرجع پیشنهادی تمامی ترانزیستورهای mos در ناحیه زیرآستانه بایاس گردیده اند. در ساختار مدار برای کاهش حجم اشغالی بر روی ویفر و همچنین کاهش توان تلفاتی، از مقاومت استفاده نشده است، برای سازگاری بیشتر با تکنولوژی cmos و جلوگیری از پیچیدگی مراحل ساخت، در مدار فقط از ترانزیستور mos استفاده گردیده است. این مدار شامل سه بلوک اصلی می باشد. بلوک اول منبع جریان است که وظیفه تولید جریان در محدوده ی نانوآمپر را دارد، که در این پایان نامه یک منبع جریان، با جریان تولیدی 2/3نانوآمپر، بدون استفاده از مقاومت ارایه می گردد. بلوک دوم تولید کننده ولتاژ ptat و بلوک سوم تولید کننده ولتاژ ctat می باشد. مدار مرجع ولتاژ در تکنولوژی 0/18 میکرومتر cmos طراحی و شبیه سازی گردیده است. نتایج شبیه سازی پسا جانمایی نشان می دهد که این مدار دارای جریان مصرفی 17/8نانوآمپر در ولتاژ تغذیه 0/9 ولت می باشد. ولتاژ مرجع تولید شده در این مدار 625 میلی ولت است که دارای تغییرات دمایی 13ppm /c در محدوده ی دمایی 25- درجه سانتیگراد تا 110 درجه سانتیگراد می باشد. مقدار psrr محاسبه شده در فرکانس 100 هرتز 42- دسی بل است. میزان ناحیه فعال اشغالی مدار بر روی ویفر 0/00067 میلی متر مربع می باشد.

در سالهای اخیر با کوتاه شدن طول کانال ترانزیستور ها این امکان فراهم آمد تا طراحان بتوانند مدار های مجتمع در فرکانس های بالاتر موسوم به باند میلیمتری طراحی کنند، اما همان طور که رفتن به فرکانس های بالاتر می تواند در بسیاری از کاربرد ها مفید واقع گردد، محدودیت های زیادی نیز پیش رو دارد، از همین جهت توسعه ی روش ها و ارائه ی روش های نو امری ضروری است. با توجه به آنکه نوسان کننده یک بلوک بسیار اساسی در اکثر سیستم های الکترونیکی می باشد و تولید سیگنال با کیفیت یکی از اهداف طراحان است، در این پایان نامه ساختاری جدید بر پایه ی تزویج نوسان کننده-های با القا کننده ی فعال در تکنولوژی 130 نانومتر cmos ارائه شده است که توانایی پوشش دادن محدوده گسترده ایی از فرکانس را دارا می باشد و در کنار آن دارای نویزفاز و توان خروجی بسیار مطلوبی است. این ساختار از آن جهت ارزشمند است که با استفاده از القا کننده های فعال در کنار بهبود ضریب کیفیت، ورکتور نیز حذف شده و علاوه بر بهبود نویزفاز ،بخشی از مکانیزم تنظیم فرکانس را نیز به صورت مغناطیسی شده است. تزویج نوسان کننده ها نیز این امکان را فراهم کرده تا بتوان گستره ی تنظیم فرکانسی و توان خروجی افزایش یابد. بر این اساس نوسان ساز کنترل شونده با ولتاژی با فرکانس مرکزی 60 گیگاهرتز طراحی شده است که دارای نویز فاز -103 dbc/hz و -124 dbc/hz به ترتیب در فاصله 1مگاهرتزی و 10 مگاهرتزی می باشد و دارای گستره ی فرکانسی 16.6 % است و توان سیگنال خروجی -2.9 dbm است.

انتقال توان با استفاده از امواج مایکروویو کاراترین و مناسب ترین روش قابل انطباق با رادیو شناختگر است. در این پایان نامه سیستمی به رادیو شناختگر افزوده شده که با دریافت اطلاعات از باندهای پرانرژی خود را با باند موردنظر تطبیق داده تا انرژی سیگنال موردنظر را دریافت و ذخیره کند. سیستم پیشنهادی شامل دو زیر سیستم است؛ یکی زیرسیستم رادیو شناختگر، شامل بخش فرستنده و گیرنده، واحد پردازش و کنترل و دیگری زیر سیستم بازیافت انرژی که در طرح پیشنهادی به رادیو شناختگر افزوده شده و شامل سه بخش کلی شبکه تطبیق، شبکه یکسوساز و بخش مدیریت توان است.