با پیشرفت روز افزون ادوات نیمه هادی در سالهای اخیر ، نیاز به انتقال سریع داده در اتصال بین دو کامپیوتر یا اتصال کامپیوتر با وسایل جانبی به طور چشمگیری در حال افزایش است . در این نوع کاربردها که به تبادل اطلاعات با سرعت های در حد گیگا بیت در ثانیه نیاز است ، طراحی خطوط انتقال داده با سرعت بالا و هزینه وسطح اشغالی کم ، بسیار مورد توجه می باشد. در این پایان نامه یک فرستنده – گیرنده با سرعت 16gb/sبر روی 4 کانال طراحی شده است که در واقع هر کانال دارای سرعت 4gb/s می باشد. برای رسیدن به چنین سرعت بالایی در انتقال داده و در عین حال داشتن فضای اشغالی کمتر و کاهش توان مصرفی از ترکیب روش موازی و سریال برای انتقال داده استفاده شده است به این صورت که در هر کدام از 4 کانال موازی داده به صورت سریال با سرعت 4gb/s انتقال می یابد.در جنین سرعت هایی، نرخ انتقال داده توسط مشخصه پایین گذر کانال به خاطر اثراتی چون اثر پوستی کانال و سرعت پروسه طراحی محدود می شود. در این طراحی از مدولاسین 4-pam استفاده شده است که باعث می شود نرخ انتقال سمبل ها را به نصف کاهش دهد . که در نتیجه با کاهش نرخ انتقال سمبل ها نیاز به پهنای باند لازم کانال برای انتقال صحیح داده به نصف کاهش می یابد و در نتیجه فرکانس کلاک مورد نیاز هم نصف می شود(2gsym/s) .در ادامه با استفاده از روش مولتی پلکس کردن داده(multiplexing ) فرکانس کلاک به 1ghz کاهش می یابد. در این طراحی در گیرنده توسط 3 مرتبه نمونه برداری از عرض هر نمونه دریافتی، داده استخراج شده و به ثبات های خروجی می رود. نتایج شبیه سازی توسط نرم افزارhspice با پارامترهایlevel 49 در پروسهcmos و تکنولوژی ?m 0.35 ارائه شده است که نشان دهنده توان متوسط مصرفی در فرستنده و گیرتنده به ترتیب حدود 105 و 7? میلی وات می باشد .lay out مدار با استفاده از نرم افزار cadence تهیه شده است .

الگوریتم های تکاملی الگوریتم های جستجوی عام منظوره ای هستند که برای حل بسیاری از مسائل بهینه سازی مهندسی و پیچیده به کار گرفته شده اند. این الگوریتم ها تکامل طبیعی را بر روی جمعیتی از راه حل های احتمالی همانندسازی می کنند. الگوریتم بهینه سازی دسته ای ذرات یا pso یک الگوریتم بهینه سازی جدید با گستره رو به رشدی از کاربردها می باشد. با این وجود، این الگوریتم عموما یک روش به شدت محاسباتی می باشد که از زمان اجرای بسیار بالا رنج می برد. بنابراین استفاده از آن در کاربردهای واقعی که رسیدن به یک راه حل مناسب در یک زمان محدود ضروری است مشکل به نظر می رسد. برای بسیاری از کاربردهای واقعی، الگوریتم pso مانند دیگر الگوریتم های تکاملی ممکن است برای روزها در حال اجرا باشد، حتی زمانی که بر روی یک دستگاه با قدرت محاسباتی بالا اجرا شود. بنابراین، عمده ترین مانع استفاده از این الگوریتم زمان اجرای بالای آن می باشد. پیاده سازی های سخت افزاری الگوریتم pso برای کم کردن هزینه بالای محاسباتی آن در مسائل بهینه سازی پیچیده به خدمت گرفته شده است. کاربردهای پیچیده سیستم های هوشمند نیازمند طراحی و توسعه معماری های سخت افزاری با کارایی بالا هستند. تمام پیاده سازی های سخت افزاری که قبلاً برای الگوریتم pos ارایه گردیده اند بر مبنای fpga بوده اند. در این پایان نامه به پیاده سازی چیپ پردازشگر 16 بیت pso با 20 ذره الگوریتم پرداخته شده است. پردازشگر pso پیشنهادی با استفاده از تکنولوژی cmos در پروسه csmc 0.18 µm به صورت دیجیتال پیاده سازی شده است. ویژگی بارز چیپ طراحی شده این است که می توان به تناسب کاربرد، تعداد ذره های فعال پردازشگر را برنامه ریزی نمود. از ویژگی های این پردازشگر این است که فقط مختص یک کاربرد خاص نبوده و می توان در هر کاربردی از الگوریتم pso به کار گرفت. به عبارت دیگر چیپ طراحی شده یک چیپ عام منظوره است. تمامی بلوک های طراحی شده در نرم افزار matlab و hspice شبیه سازی شده است.

مبدل های آنالوگ به دیجیتال (adc) جزء بلوک های اصلی در سیستم های الکترونیکی هستند. سرعت، دقت و مصرف توان جزء مهم ترین معیارهای شایستگی یک adc محسوب می شوند. عامل محدود کننده سرعت در adc ها, تقویت کننده های حلقه بسته هستند که استفاده از آنها برای دسترسی به دقت بالاتر متداول است. در سال های اخیر تلاش زیادی برای استفاده از ساختارهای سریع حلقه باز در adc ها صورت گرفته است. مشکل اصلی در تقویت کننده های حلقه باز خطی بودن پایین و سهم بالای هارمونیک های فرد در خروجی است. هدف این پایان نامه طراحی یک تقویت کننده سریع با بهره دقیق 4 برای کاربرد در مبدل های داده است. جهت دسترسی به سرعت بالا از یک ساختار حلقه باز استفاده شده است. در این پایان نامه یک راه کار مناسب برای حذف بخش قابل توجهی از اعوجاج فرد در خروجی ارائه شده است که کاملا به صورت آنالوگ بوده و با روش های متداول کالیبراسیون پس زمینه دیجیتال متفاوت است. همچنین برای بررسی میزان خطی بودن مدار یک طرز نمایش مناسب ارائه شده است که با وجود سادگی در مقایسه با روش های معمول thd بسیار شهودی تر است و اطلاعات بیشتری در اختیار طراح قرار می دهد. برای کنترل بهره مدار و حفظ رفتار خطی آن در تغییرات مختلف پروسه یک استراتژی کنترل جدید و مناسب ارائه شده است. نا همسانی المان های تفاضلی موجب بروز آفست در مدار می شود. بنابراین برای حذف آفست، مدارها و سازوکارهای مناسب ارائه شده اند که با نوآوری هایی در نحوه حذف آفست همراه بوده است. مدار در یک تکنولوژیcmos 0.35um با چهار سیم و دو پولی طراحی و شبیه سازی شده است. سرعت نشست مدار با بار 1pf در هر خروجی کمتر از 2ns و دقت آن در حد 9bit است. layout مدار مساحتی در حدود 0.073mm2 اشغال می کند و توان مصرفی مدار در حدود 45mw است.

طراحی یک تقسیم کننده فرکانسی کسری پیوسته موضوع این پایان نامه می باشد. تقسیم کننده های کسری به عنوان مهترین بلوک در سینتی سایزرهای مبتنی بر pll تعریف می شوند. دراین پایان نامه برای پیاده سازی تقسیم کننده فرکانسی کسری روش جدیدی معرفی شده که باعث کاهش جیتر سیستم شده است. این تقسیم کننده فرکانسی که در پروسه 0.35µm استاندارد cmos طراحی شده، با پالس ورودی دارای فرکانس 833mhz کار می کند و نسبت تقسیم در بازه 10-1.125 باstep برابر 0.125 می تواند تغییر پیدا کند. رنج فرکانس خروجی 83.3mhz -741mhz می باشد. نتایج شبیه سازی فایل های استخراج شده از نرم افزار cadence با استفاده از نرم افزار hspice و برای تکنولوژی فایل csmc در پروسه 0.35µm، بیان کننده عملکرد صحیح سیستم طراحی شده می باشند. اندازه layout کل سیستم به همراه فیلتر و توان مصرفی کل سیستم برای ولتاژ تغذیه 3.3v، به ترتیب برابر 788µm x 195µm و 63.69mw می باشند.

در این پایان نامه یک تقویت کننده با بهره متغیر (vga) طراحی شده است. این مدار از دو طبقه تشکیل شده است. طبقه اول یک تقویت کننده با بهره متغیر و طبقه دوم یک تقویت کننده با بهره ثابت می باشد. بهره کل مدار از 6db تا 20db با گام های 0.5db قابل تغییر است. این vga به صورت حلقه باز با پهنای باند-3db بزرگتر از 500mhz است. پهنای باند مدار در تمام گام ها ثابت باقی می ماند و مستقل از تغییرات بهره مدار است. در این مدار از روشی برای تغییر بهره استفاده شده است تا linearity مدار در طول تغییر بهره تغییرات کمی داشته باشد. مقدار thd در این مدار، در بهره ماکزیمم، برای سوئینگ خروجی 800mv p-p حدود -65db است و در حالت بهره مینیمم، برای همین مقدار سوئینگ، مقدار thd برابر -60db است. سطح layout برای vga فشرده بوده و اندازه آن حدود 0.02?8mm?^2 می باشد. اندازه ولتاژ تغذیه بکار رفته 3.3v و توان مصرفی آن تقریبا 46mw است. هر دو طبقه مدار از مدار cmfb برای ثابت نگه داشتن dc خروجی در یک مقدار مشخص استفاده می کنند. مدارات همگی توسط نرم افزار cadence و در تکنولوژی mµ0.35 cmos، layout شده و نتایج شبیه سازی ها توسط نرم افزار h-spice نیز آورده شده است.

در این پایاننامه یک نوع آشکار ساز مخابراتی به نام آشکار ساز اپتیمم مدولاسیون 16psk ارائه شده است و در این پایانامه طراحی های انجام شده هم در نرم افزار matlab و هم در نرم افزار های دیگری مثل hspice شبیه سازی شده است و مدار الکترونیکی این آشکار ساز با تکنولوژی ‍cmos-0.35u انجام شده است.

چکیده در این پایان نامه ابتدا مدلی برای فرآیند ترمزگیری ارائه شده است که در طراحی آن از سه عدد کنترلر فازی استفاده شده است و در مجموع این سه کنترلر انجام وظایف یک سیستم ترمز ضد قفل abs (antilock braking system) را بر عهده دارند. در ادامه برای تحقق مداری کنترلرهای فازی بکار رفته در مدل ارائه شده، مدارات مربوط به بخشهای مختلف یک کنترلر فازی ارائه گردیده است. قابلیت تغییر پیوسته شیب توابع عضویت مدار فازیساز ارائه شده را نسبت به فازیسازهای ارائه شده ی قبلی متمایز می کند. برای ترکیب antecedent جهت استفاده در بخش inference engine از روش min-max استفاده شده است. علی رغم سادگی مدارات min و max طراحی شده، این مدارات دارای رفتار استاتیکی و دینامیکی مناسب همراه با دقت وسرعت بالا میباشند. در بلوک غیر فازیساز از روش coa (center of area) استفاده شده است. برای تحقق این روش یک ضرب/تقسیم کننده آنالوگ جدید با سرعت و دقت بالا ارائه شده است. تمام مدارات مذکور در پروسه استاندارد cmos ?m 0.35 طراحی شده و نحوه عملکردشان با شبیه سازی در نرم افزار hspice مورد بررسی قرار گرفته است. در نهایت برای بررسی عملکرد کنترلر سطوح کنترلی ایدال وحقیقی که به ترتیب از نرم افزار matlab و hspice بدست آمده است را با یکدیگر مقایسه میکنیم. با توجه به تعداد ورودیها ، قوانین نوشته شده و نیز تعداد singleton ها، برای سه کنترلر مورد استفاده در سیستم ترمز ضد قفل، کنترلر سوم دارای پیچیدگی بیشتری نسبت به دو کنترلر دیگر میباشد. این کنترلر دارای دو ورودی و یک خروجی است که هر کدام از ورودیها با پنج تابع عضویت تعریف میشوند. در بلوک استنتاج این کنترلر از 25 عدد مدار min و 19 عدد مدار max استفاده شده است همچنین تعداد singleton های بکار رفته 6 عدد میباشد. سطح این کنترلر کمتر از mm2 0.18 و نیز سرعت و توان مصرفی آن بترتیب در حدود 6.5 (mfilps) و mw 4.6 میباشد.

موضوع این پایان نامه طراحی یک تقویت کننده با بهره 8 (با دقت بهره حداقل 10 بیت) و سرعت settling 2 نانوثانیه (با حداقل 9 بیت دقت) با آفست حذف شده به ازای خازن بار تک سر 0.5 پیکو فاراد می‏باشد. مدار طراحی از سه قسمت برای دست یابی به بهره دقیق استفاده می‏کند. 1- مدار تنظیم بهره برای نگه داشتن مقدار بهره مدار حول مقدار 8 در گوشه های مختلف پروسه. 2- مدار بایاس حساس به تغییرات مقاومت جهت جبران اثر تغییرات مقاومت بر روی بهره مدار. 3- مدار حذف‏کننده اعوجاج جهت دستیابی به خطی بودن (دقت) بالا. از آنجایی که خطاهای موجود در فرآیند ساخت منجر به ایجاد آفست در مدارها می‏شود به همین خاطر مدارهایی نیز برای حذف آفست بلوک های مختلف تقویت‏کننده درنظر گرفته شده است تا عملکرد درست مدار را هنگام وجود آفست نیز تضمین کنند. مدار در تکنولوژی180 نانومتر cmos با 1 پلی و 6 لایه فلز طراحی و شبیه سازی شده است. زمان نشست مدار برای بار 0.5 پیکو فاراد در هر خروجی، برابر 2 نانوثانیه و توان مصرفی آن نیز برابر با 64 میلی وات می‏باشد. سویینگ خروجی مدار نیز برابر با 0.8 ولت پیک تا پیک می‏باشد.

یکی از روش های افزایش سرعت و کارایی در پردازنده ها استفاده از تکنیک خط لوله3 است که در بسیاری از کاربردها اعمال میشود که بصورت موازی و یا در مد زمان بصورت قطعه قطعه اجرا میشوند. هدف ما طراحی یک ضرب کننده 16 بیت×16بیت با سرعت 2گیگاهرتز در پروسه 0.18µm cmos با ارائه روش هایی نوین و جدید در ساختار آن می باشد. برای این منظور مدارات با سرعت بالا برای هر طبقه طراحی شده که به ماکزیمم سرعت و بهره وری در تکنیک خط لوله برسیم برای تمامی مدارات booth encoder/decoder و compressor 4-2 و adder که اجزای اصلی یک ضرب کننده را تشکیل میدهند روش ها و مدارات نوین، جدید و منحصر به فرد ارائه شده است که دارای سرعت پردازش بالا و مساحت سخت افزار کم نسبت به بقیه مدارات میباشد. مدار booth encoder جدید برای تولید حاصلضرب های جزئی4 در یک سیکل به زمان کمتر از 170پیکو ثانیه نیاز دارد و همچنین مدارات compressor 4-2 و مدار پیش بینی کننده رقم نقلی5 جمع کننده دارای تاخیری کمتر از 250 پیکوثانیه میباشند. در نهایت این ضرب کننده میتواند 2 میلیارد نمونه 16 بیتی را در هر ثانیه از ورودی گرفته و پس از 7 سیکل نتیجه ضرب را تولید نماید.

در این پروژه یک پردازشگر تشخیص اثرانگشت طراحی شده است که عملیات پردازش و روش تشخیص آن برای اولین بار مطرح شده است، ابتدا الگوریتم ارائه شده بر روی دیتابیس 660عددی اثرانگشت با استفاده از نرم افزار متلب تست شده است و با توجه به حصول اطمینان به نبود خطا در این سیستم، پیاده سازی آن به صورت کاملا سخت افزاری انجام گرفته است. طراحی این پردازشگر در پروسس استاندارد cmos 0.35µm و شبیه سازی مدارات آن با استفاده از نرم افزار hspice انجام گرفته است.

موضوع این پایان نامه طراحی یک سنسور تشخیص اثر انگشت به روش خازنی در پروسه um0.35 cmos می باشد. دراین پایان نامه مدار اصلاح شده سنسورتشخیص اثرانگشت با مساحت layout mm12.48×mm16.8 و توان مصرفی uw16.5 برای پیکسل فرورفتگی وuw166 برای پیکسل برجستگی ارائه می گردد.همچنین از یک روش جدیدبرای تعیین زمین وزمان شروع کارسنسوراستفاده شده است.سنسورطراحی شده ازسیستم محافظت دربرابر تخلیه ناگهانی الکتریسیته ساکن برخورداراست.این سنسور دارای 96×128 پیکسل که اندازه هر پیکسل 126 میکرومتر می باشد. میزان دقت این سنسور 201dpi می باشد.این سنسوردر پروسه 350 نانومتر cmosبا 1پلی و4 لایه فلز وفرکانس 325 کیلو هرتزطراحی و شبیه سازی شده است.کل زمان مربوط به خواندن پیکسل ها 38.4 میلی ثانیه می باشد

چکیده ندارد.

کنترلرهای فازی در مقایسه با کنترلرهای کلاسیک مزایای بسیاری دارند، از جمله این مزایا می توان به سادگی عمل کنترل، قیمت کم و امکان طراحی بدون دانستن مدل دقیق ریاضی پروسه اشاره کرد. در این پایان نامه طراحی و شبیه سازی یک تراشه کنترلر فازی با استفاده از مدارات switched-capacitor ارائه شده است .