در این پایان نامه طراحی یک حلقه ی قفل شونده در فاز برای کاربردهای فرکانس بالا در توان مصرفی پایین در نظر گرفته شده است. حلقه های قفل شونده در فاز تقریباً در تمام سیستم های مخابراتی استفاده می شوند. کاربردهای آن ها شامل بازیابی ساعت از سیگنال های دیجیتالی، مدولاسیون و دمدولاسیون، بازیابی سیگنال حامل از سیگنال های ماهواره ای و غیره می باشد. در مدار پیشنهادی با نوآوری در طراحی دو مدار آشکارساز فاز ...

حلقه های قفل فاز تمام دیجیتال یکی از مباحث جدید در دنیای امروز الکترونیک است. این مدارها که در واقع معادل دیجیتال حلقه های قفل فاز رایج هستند، با استفاده از تفکر منطقی، پالس ساعت مرجع را با پالس ساعت خروجی هم فاز و هم فرکانس می کنند، که این مسئله با توجه به روند روزافزون جایگزینی مدارهای دیجیتال با مدارهای آنالوگ قابل درک است. امروزه با توجه به مزایای بارز و متعدد طراحی دیجیتال نسبت به آنالوگ، ...

در این پایان نامه هدف، طراحی یک فیلترپایین گذر پیوسته با زمان با ساختار gm_c به منظور استفاده در استانداردهای ieee802.11b/g, wimax, w-cdma, gsm می باشد. با توجه به اینکه در فیلتر با چنین ساختاری مهمترین بخش آن، مدار هدایت انتقالی یا همان مدار gm می باشد، در فیلترطراحی شده از یک مدار هدایت انتقالی یا مبدل ولتاژ به جریان استفاده شده است که در آن دو ویژگی مهم، یکی استفاده از حلقه ی فیدبک منفی جهت ...

 در این پژوهش نانو ذرات هماتیت آلاییده شده با تیتانیم و قلع به روش هیدروترمال با هدف افزایش سطح و بهبود خواص فوتو آندی هماتیت سنتز شد و بطور همزمان بر روی شیشه FTO نشانده شد. در این روش برای رسیدن به لایه کامل هماتیت با چسبندگی مناسب بر روی شیشه FTO واکنشگرها (محلول آمونیوم و کلرید آهن) بطور غیر مستقیم با یکدیگر در دمای  ̊C 120 و زمان 24 ساعت واکنش داده شدند. پوشش ها در دمای    ̊C 550  کلسینه شدن...

در این پایان نامه یک حلقه قفل شده فاز دیجیتال بر اساس کنترل کننده فضای حالت تحلیل و طراحی می شود. پیشرفت هایاخیردرتکنولوژیمدارمجتمع(ic)فرکانس بالابهسمتطراحیمدار هایدیجیتالاست. حلقه قفل شده فاز دیجیتال نسبت به حالت آنالوگ آن مزیت های بسیاری دارد؛ مساحت کم، طراحی ولتاژ پایین، مقیاس پذیری ،توان مصرفی پایین، طراحی دوباره آسان با تغییر فرایند و کوچک شدن تنها بخشی از مزیت های pll دیجیتال می باشد. همچ...

مدار های pll با نقش دنبال کننده فرکانس یک بلوک مهم در فرستنده-گیرنده ها هستند و در مدار های مجتمع با نقش تولید کلاک محلی، کلاک مناسب را برای بلوک های ترتیبی ارائه می دهند. یک pll باید توان پایینی مصرف کند، در عین حال نویز فاز بسیار پایینی داشته باشد و در مقابل نویز تغذیه و نویز محیط، پایدار باشد. طراحی pll های آنالوگ در مدار مجتمع cmos مشکل است. از اینرو adpll ها با مزیت های زیادی که نسبت به pl...

در این پایان نامه مسائلی که در مورد تحلیل pll وجود دارند بررسی شده و روش هایی برای تحلیل دقیق تر آن ارائه میشود. در تحلیل رفتار pll مدار آشکارساز فاز نقش بسیار مهمی دارد و برای پیش بینی درست رفتار pll نیاز به یک مدل دقیق برای آشکارساز فاز می باشد. در بسیاری از مراجع، آشکارساز فاز به صورت یک منبع ولتاژ وابسته مدل می شود اما از آنجا که پیاده سازی عملی آشکارساز با ترانزیستور انجام می شود، منبع ولت...

در این پایان نامه یک مدار حلقه قفل تاخیر با دو لبه سنکرون شونده با سرعت قفل بالا، محدوده فرکانسی وسیع و ولتاژ تغذیه پایین شرح داده شده است که اغلب در پروسه های هم تراز کننده ساعت مورد استفاده قرار می گیرد. در این پروژه، دو معماری تقریبا مشابه پیشنهاد شده است. نتایج شبیه سازی با برنامه hspice بر پایه تکنولوژی های cmos ?m18/0 و ?m13/0 می باشد. معماری پیشنهادی اولیه، حلقه قفل تاخیر با دو لبه سنکر...

چکیده: امروزه با تغییر قوانین و طبق مجموعه قوانین جدید شبکه، جهت یکپارچه‌سازی انرژِی بادی، توربین­های بادی در حین وقوع خطا حتی وقتی که ولتاژ شبکه به مقدار صفر کاهش می­یابد، باید برای تزریق بخشی از جریان راکتیو( متناسب با افت ولتاژ) به شبکه متصل باقی بمانند. با این حال، یک واقعیت عملی در بهره‌برداری از مبدل‌های توربین بادی، یعنی ناپایداری مبدل‌های متصل به شبکه در طول تزریق جریان به خطاهای ولتاژ پ...

در این رساله یک روش ساده و کارآمد الگوریتمی برای کاهش خطای فاز در حلقه های بازیابی فرکانس حامل که برای مدولاسیون مرتبه بالای qam (حداکثر 256-qam) استفاده می شوند ارائه شده است. روش پیشنهادی با بالاسری کم سخت افزاری و مستقل از مرتبه مدولاسیون، برای کاهش خطای فاز محدوده وسیعی از حلقه های بازیابی فرکانس حامل مناسب است. روش پیشنهادی برای کاهش فاز یک حلقه بازیابی فرکانس حامل که از روش توان چهارم برا...