مدت زیادی از بکارگیری روشهای دیجیتال مانند پردازش صوت، تصویر، دسترسی به سیستمهای با تقسیم زمانی، سیگنال ژنراتورهای دیجیتال و ... در مسائل مختلف الکترونیک و مخابرات نمی گذرد . استفاده از روشهای دیجیتال، امکان بکار بردن نرم افزار را مهیا می کند . از طرفی، نرم افزار، پیاده سازی سیستمهای برنامه پذیر را بسیار آسانتر می سازد. بنابراین ط راحی و پیاده سازی سیستمهای دیجیتال و بکار بردن نرم افزار، باعث آسانتر شدن طراحی و بیشتر شدن حوزه مانور در کار سیستم ها می شود. از عمر ایده بکارگیری نرم افزار در فرستنده ها و گیرنده های مخابراتی بیشتر از چند دهه نمی گذرد . این ایده با به وجود آمدن رادیوهای نرم افزاری جامه عمل پوشید . بن ا بر این ا یده ، یا انتقال سیگنال به باند پایه از ،(if) عملیات مدولا سیون سیگنال ، فرستادن آن به باند میانی باند میانی و دی مدولاسیون، به صورت مدارات دیجیتالِ قابل برنامه ریزی، پیاده سازی می شود. هدف این پروژه پیاده سازی نرم افزاری روشهای دی مدولاسیون در یک رادیوی نرم if آنالوگ به فرکانس if به rf با یک طبقه مبدل rf افزاری می باشد. در این رادیو ، سیگنال دیجیتال، از سیگنال نمونه برداری کرده، آن if به rf اول منتقل شده است . سپس طبقه مبدل را به باند پایه منتقل می کند. این طبقه ، خروجی خود را به صورت مؤلفه های متعامد به طبقه بعد می دهد. بعد از این بخش ، عملیات دی مدولاسیون مبتنی بر پردازش دیجیتال ، با کمک دو مؤلفه متعامد، انجام می گیرد. حاصل این عملیات، برای استفاده، به کمک ی ک مبدل دی جیتال به آنالوگ، به سیگنال آنالوگ تبدیل می شود.

در این رساله یک ابزار cad به منظور طراحی و بهینه سازی مدارهای مجتمع rf، پیاده سازی شده است. مسأله مهم در طراحی مدارهای مجتمع rf در تکنولوژی cmos، توجه به عناصر پارازیتیک ترانزیستور، خازن و سلف های مجتمع آن است و این مسأله محاسبات دستی طراحی را پیچیده می کند. یک ویژگی مهم این ابزار استفاده از مدل های دقیق عناصر با توجه به جانمایی آنها و در نظر گرفتن کلیه عناصر پارازیتیک در طراحی است لذا جواب بدست آمده به واقعیت بسیار نزدیک است. در این رساله برای بهینه سازی مدارهای rf، الگوریتمی با نام "الگوریتم ژنتیک مبتنی بر جبهه پارتوی توزیع شده " ارایه شده است. در این روش مجموعه اعضاء جبهه پارتو در یک مجموعه بیرونی نگهداری می شوند. در نهایت آن دسته از اعضاء جبهه پارتو که شرایط مسأله را برآورده می کنند به عنوان جوابهای نهایی ارایه می شوند. دست کاربر در انتخاب جواب مناسب تر از بین جوابهای قابل قبول نهایی، با توجه به نیازها و محدودیت های خاص مسأله باز خواهد بود. سرعت همگرایی بهتر این الگوریتم در مقایسه با روش های متداول با چند مسأله نمونه نشان داده شده است. برنامه های الگوریتم با matlab نوشته شده است و شبیه سازی مدار بوسیله hspice-rf با تکنولوژی cmos 0.18um صورت گرفته است. در این رساله چندین ساختار lna مجتمع، شامل ترکیب های cascode، folded cascode و cascode تفاضلی ارایه شده و برای آنها فیلتر حذف تصویر معرفی شده است. این مدارها با استفاده از ابزار cad ارایه شده، طراحی و بهینه شده اند. همچنین یک تقویت کننده گسترده cmos کاملاً مجتمع، برای کاربردهای ارتباطات بیسیم و گیرنده های اپتیکی پهن باند طراحی و بهینه شده است. در بخش دیگر این رساله، یک ساختار جدید برای پیاده سازی سلف های مجتمع ارایه شده است. این ساختار بصورت سلنوییدی در لایه های مختلف فلزی در تکنولوژی cmos پیاده سازی شده است. این سلف ها بوسیله نرم افزار تحلیل الکترومغناطیسی sonnet، برای مقادیر مختلف ابعاد قطر داخلی شبیه سازی و پارامترهای s آنها تا فرکانس 20ghz استخراج شده است سپس یک مدل شبکه عصبی برای آن ارایه شده که با دریافت قطر داخلی و فرکانس مورد نظر مقادیر پارامترهای s را در خروجی تولید می کند. با استفاده از این مدل، سلف سلنوییدی مناسب برای کاربردهای مختلف طراحی شده است. در این رساله با شبیه سازی نشان داده خواهد شد که این سلف ها نسبت به سلف های چند لایه متداول کیفیت بهتری در کاربردهای مختلف خواهند داشت.

چکیده در این پروژه یک cad به منظور طراحی و بهینه سازی مدارهای مجتمع دیجیتال و rf، پیاده سازی شده است. مسأله مهم در طراحی مدارهای مجتمع (بویژه در rf) در تکنولوژی cmos، توجه به عناصر پارازیتیک ترانزیستور، خازن و سلفهای مجتمع آن است و این مسأله محاسبات دستی طراحی را پیچیده می کند. یک ویژگی مهم این روش استفاده از مدلهای دقیق عناصر و در نظر گرفتن کلیه عناصر پارازیتیک در طراحی است لذا جواب بدست آمده به واقعیت بسیار نزدیک است. در این پروژه پس از انتخاب پیکربندی مدار توسط کاربر، مقادیر اجزای مدار شامل ابعاد ترانزیستورها، ولتاژهای بایاس، تعداد دور و قطر سیم پیچ سلف های مدار توسط الگوریتم بهینه سازی پیشنهاد شده و مقادیر بهره، توان مصرفی، s11، s22، عدد نویز و تاخیر توسط این الگوریتم بهینه می شوند. پس در طراحی ما با یک مسأله بهینه سازی چندهدفه روبرو هستیم. در این پروژه برای بهینه سازی مدارهای مجتمع، الگوریتمی با نام «الگوریتم ژنتیک دسته بندی غلبه نشده مبتنی بر حفظ دسته اول» ارایه شده است. این الگوریتم از ترکیب دو الگوریتم spea و nsga2 حاصل شده است. به این صورت که ابتدا یک جمعیت اولیه تصادفی به اندازهn تشکیل داده و با استفاده از عملگرهای معمول الگوریتم ژنتیک n عضو دیگر ساخته می شود و سپس کل اعضا را در یک مجموعه جدید به اندازه 2n ریخته و مشابه nsga2 رتبه بندی غلبه نشده صورت می پذیرد. در nsga2 اگر تعداد افراد رتبه اول بیشتر از n شود افرادی که احتمالا پراکندگی خوبی ندارند حذف می شوند تا جایی که این تعداد به n برسد. اما در این مواقع این الگوریتم مانند spea عمل کرده و این افراد را در یک بایگانی خارجی می گنجاند و از هرس کردنشان خودداری می کند(این کار باعث افزایش سرعت همگرایی الگوریتم می شود چون خیلی از مواقع ممکن است جوابهای خوبی که پس از چندین تکرار حاصل شده است با هرس کردن از بین روند). از بین اعضای بایگانی کسانی که فاصله پراکندگی بیشتری داشته باشند احتمال انتخاب بیشتری برای تشکیل نسل بعد خواهند داشت. برنامه های الگوریتم با matlab نوشته شده است و شبیه سازی مدار بوسیله hspice و hspice-rf با تکنولوژی cmos 0.18um صورت گرفته است. در این پروژه چندین ساختار تمام جمع کننده و lna مجتمع، شامل ترکیب های جمع کننده هیبرید سرعت بالا، سلول جمع کننده هیبرید با سرعت بسیار بالا پیشنهادی، کم کردن توان مصرفی در یک تمام جمع کننده هیبرید سرعت بالا، lna به صورت تکرار کننده جریان و مدار lna پیشنهادی با فیلتر حذف تصویر معرفی خواهد شد. این مدارها با استفاده از cad ارایه شده، طراحی و بهینه شده اند.

در چندین دهه اخیر، تکثیر جهانی کامپیوترها، سیستم های الکترونیکی و تجهیزات قابل انتقال، باعث شده که طراحان و محققان تمرکز بیشتری بر طراحی سیستم های ولتاژ و توان پایین داشته باشند. یک ota ولتاژ و توان بسیار پایین در این پروژه پیشنهاد شده است. برای طراحی مدارات ولتاژ پایین، آینه جریان ها و طبقات ورودی و خروجی بررسی می شوند. روش های زیادی برای طراحی otaهای ولتاژ و توان پایین وجود دارد. یکی از این روش های رایج، روش bulk driven می باشد که در این پروژه استفاده شده است. استفاده از این روش منجر به افزایش رنج مد مشترک و سوئینگ ولتاژ می شود. بعلاوه، عملکرد بهتری در ولتاژ پایین خواهد داشت. اگر چه این روش برای طراحی ولتاژ پایین مناسب است ولی معایبی مانند کوچک بودن ترارسانایی ماسفت bulk driven نسبت به ترانزیستورهای gate driven دارد. عیب دیگر ماسفت های bulk driven این است که پاسخ فرکانسی کوچکتری نسبت به ترانزیستورهای gate driven دارند. همچنین نویز معادل تقویت کننده bulk driven بزرگتر از تقویت کننده gate driven است. ناحیه وارونگی ضعیف یا زیر آستانه برای عملکرد ولتاژ پایین مناسب می باشند به این علت که این ناحیه ترارسانایی بزرگتری نسبت به دیگر نواحی دارد. یک ota با ولتاژ و توان بسیار پایین با استفاده از جبرانسازی هیبرید در این پروژه طراحی شده است. برخی مشخصات این تقویت کننده مانند بهره مدار باز و پهنای باند بهره واحد به ترتیب عبارتند از db 2/84 و khz 6/91. این ota تحت ولتاژ 5/0 ولت توانnw 1020 مصرف می کند. به دلیل مصرف توان بسیار پایین این تقویت کننده، می تواند در کاربردهایی با توان محدود مورد استفاده قرار بگیرد مانند کاربردهای بیوپزشکی.

برای انتقال انرژی الکتریکی ازنیروگاه ها به مصرف کنندگان، یک سیستم بهم پیوسته مورد نیاز می باشد. این سیستم شامل مراکز تولید انرژی، ایستگاه ها، خطوط انتقال یا کابلها و مصرف کنندگان می باشد. سیستم های hvdcبرای اتصال شبکه های ناهماهنگ و یا بهبود پایداری و حفظ سطح اتصال کوتاه شبکه های ac متصل به آنها با کنترل پذیری بالایی که دارند، استفاده می گردند. یکی از شروط مهم عملکرد رضایت بخش خط ارتباطیhvdc، کنترل سریع مبدلها به منظور جلوگیری از تغییرات شدید در جریان مستقیم است. سیسستم vsc-hvdc با نیمه هادیهای قدرتigbt یک نوع تکنولوژیhvdc با کابلهایdc برای انتقال توان متوسط در فواصل طولانی با قابلیت کنترل انعطاف پذیرمی باشد. به علت استفاده از تکنولوژی vsc وسوئیچینگ pwm ، سیستم vsc-hvdcمزایای بسیاری در مقایسه باhvdc کلاسیک دارد که عبارتنداز کاهش جریان اتصال کوتاه، کنترل مستقل و سریع توان اکتیو و راکتیو، قابلیت کنترل و درجه آزادی بیشتر در انتقال توان می باشد. با توجه به قابلیت های تکنولوژی hvdc در پاسخ به نیازهای فنی و اقتصادی، در این پایان نامه ابتدا با بیان سابقه شکل گیریhvdc، مزایا و معایب بکار گیری آن، هزینه های برآورد شده درhvdc وهمینطور اجزاء و ساختارهای مختلف معرفی شده است. سپس مشخصات و دینامیکhvdc وvsc-hvdc مورد تجزیه و تحلیل قرار گرفته و به بررسی ساختار سیستم کنترل پرداخته شده است. در واقع کنترل سیستم با یکسری معادلات بیان می شود که در نتیجه با تحلیل این معادلات، فرمان لازم برای گیتigbt های موجود در مبدل ها تعیین می شود. با تعیین سوئیچ ها (روشن یا خاموش بودن)، مقدار مرجع مطلوب درخروجی اینورتر تولید می شود. برای توازن توان اکتیو، یکی از مبدلها برای کنترل ولتاژdc ثابت و دیگری برای کنترل توان اکتیو ثابت عمل می کند. وقتی توان خط انتقالdc صفر است، دو مبدل به عنوان statcom به طور مستقل در نظر گرفته می شوند. مبدل vsc وقتی به یک شبکه ac اکتیو متصل می شود به عنوان یک قسمت کنترلی غیر خطی تزویجی با دو ورودی و دو خروجی می باشد. دو ورودی، زاویه فاز? و ضریب مدولاسیون m در روش سوئیچینگ pwm است و دو خروجی، توان راکتیو خروجیq و توان اکتیو خروجیp یا ولتاژdc در مبدل vscمی باشند. در ابتدا روش انتقال توان در سیستم vsc-hvdc متصل به دو شبکهac بررسی می شود. نتایج شبیه سازی بدست آمده در نرم افزارمطلب، عملکرد مناسب سیستم تحت تغییرات توان اکتیو و راکتیو و شرایط نا مطلوب راتأیید می کند. با توجه به نتایج، عملکرد مناسب کنترلرها در یکسوکننده و اینورتر مشاهده می شود که باعث بهبود شارش توان با کمترین تلفات در سیستم می شود. نتایج شبیه سازی عبارتند از سرعت پاسخ سریع، پایداری مطلوب، دقت کنترلی بالا و زمان کنترلی کوتاهتر در حالت دائمی می باشد. در ادامه روش کنترل دیگری معرفی می شود و برای بیان ویژگیهایش بر روی قسمتی از سیستم در نرم افزار مطلب اجرا می شود. با توجه به نتایج بدست آمده با این روش کنترل، عملکرد مناسب کنترلر ولتاژdc در یکسوساز، کنترل توان انتقالی و دینامیک مناسب سیستم نمونه مشاهده شده است.

در این پایان نامه پارامترهای مهم در مدارات دیجیتال توضیح داده شده و چند سلول جمع کننده متداول مورد بررسی قرار گرفته است. ایده های مختلفی که در پیاده سازی مدارات جمع کننده وجود داشته، شبیه سازی شده است. در پیاده سازی مدار سلول جمع کننده، در بعضی از مقالات طبقات ورودی و در بعضی دیگر طبقات خروجی متفاوت است. در مقالات متفاوت از منطق های cmos مکمل، نسبتی، ترانزیستور عبوری مکمل، گیت های انتقال، تابع اکثریت استفاده شده است. همه مدارات جمع کننده پایان نامه توسط نرم افزار hspice در تکنولوژی cmos tsmc 0.18µm شبیه سازی کرده و به نتایج شبیه سازی مقالات رسیده ایم و مدارات را با هم مقایسه کرده ایم. ما طبـقه ورودی را تغییر داده، از منطق ترانزیستور عبوری استفاده کرده و شبیه سازی کرده ایم و به توان مصرفی، زمان تاخیر و درنتیجه pdp بهتری رسیدهایم. در دو جمع کننده طبقه خروجی cout را تغییر داده و بعد از شبیه سازی به نتایج بهتری رسیده ایم. به عنوان نمونه مداری را در گوشه های پروسس، ولتاژهای تغذیه متفاوت و گوشه های دمایی شبیه سازی کرده ایم.

در این سال ها با افزایش کاربرد های موبایل، پزشکی و فضایی، تقاضای تهاجمی برای کاهش مصرف انرژی و بهبود قابلیت اطمینان سیستم های نیمه-هادی به سرعت مورد توجه قرار گرفته است. در اکثر تحقیق های اخیر، توان یکی از بحرانی ترین محدودیت ها است. یکی از موثرترین روش ها برای کاهش فوق العاده توان مصرفی در قطعات نیمه هادی، استفاده از ولتاژ منبع پایین تری است. اگر ولتاژ منبع کاهش یابد، توان استاتیکی و دینامیکی کاهش پیدا می کند. دسترسی به توان فوق العاده پایین در ترانزیستور های cmos با کم کردن vdd در حدود زیرآستانه امکان پذیر است. اگرچه، وقتی ولتاژ منبع در حد زیر آستانه کاهش پیدا کند sram شش ترانزیستوری متعارف به کاهش قابل توجهی در حاشیه نویز استاتیکی مواجه می شود و در حالیکه منطق آن به خوبی کار می کند با کاهش سرعت روبرو می شود. بنابراین به منظور پیاده سازی توان فوق العاده کم، طراحی حافظه هایی مانند sram در ناحیه زیر آستانه است که در این امر می توان به مدارات ورما، زیا، چنگ و کیم اشاره کرد. در طراحی sram جنبه های زیادی وجود دارد مثلاً اندازه ای که یک سلول احاطه می کند، حاشیه نویز استاتیکی (snm)، مدل ولتاژ نگهداری داده (drv)، توان مصرفی در طی عملکردهای مختلف و همچنین تأخیر خواندن و نوشتن است که باید مورد بررسی قرار بگیرند. در این پروژه چهار ساختار مختلف پیشنهاد شده است. ساختار اول ساختار چهار ترانزیستوری است. در یک شرایط یکسان می توان گفت که ساختار پیشنهادی علاوه بر اینکه از دو ترانزیستور کمتر استفاده کرده است دارای توان، تأخیر خواندن و نوشتن و همچنین جریان نشتی کمتری در مقایسه با سلول متعارف می باشد. ساختار بعدی ساختار نه ترانزیستوری می باشد که در این ساختار با جدا کردن عملکرد خواندن و نوشتن حاشیه نویز استاتیکی بالایی دارد و همچنین در vdd برابر v3/0 بایاس شده است و همچنین به دلیل استفاده از تکنیک svl دارای توان مصرفی کمتری است. ساختارهای بعدی که شامل ده و یازده ترانزیستور است با استفاده از تکنیک جدا کردن عملکرد خواندن و نوشتن حاشیه نویز استاتیکی بالایی را می توان به وجود آورد. همچنین در طی عملکرد خواندن با بالا نگه داشتن گره خواندن در سلول های غیر دسترس می توان جریان نشتی کمتری داشت که این امر باعث می شود که سلول های بیشتری را در خط bitline قرار داد. بنابراین، می توان حافظه بزرگتری را به وجود آورد. قابل ذکر است که این دو ساختار به ترتیب در vdd برابر با v32/0 و v27/0 بایاس شده است. تمام شبیه سازی ها توسط نرم افزار hspice با تکنولوژی nm130 انجام شده است.

در تراشه های مجتمع امروزی یکی از مهم ترین و اساسی ترین بخش ها بلوک تغذیه می باشد. در این بلوک به منظور تغذیه قسمت های مختلف مدار و فراهم کردن جداسازی لازم بین آنها از چندین رگولاتور ولتاژ استفاده می شود. به طور کلی از رگولاتورهای ولتاژ خطی با افت کم برای تغذیه بخش آنالوگ سیستم که نسبت به نویز حساسیت بیشتری دارد و همچنین برای تولید یک ولتاژ خروجی پایدار و دقیق در وسایل قابل حمل، استفاده می شود. دلیل آن این است که این نوع از رگولاتورها بدون توجه به اندازه ولتاژ ورودی، جریان خروجی، دمای محیط و نویز تزریق شده از سوی مدارهای دیگر می توانند ولتاژ خروجی پایدار و ثابتی تولید کنند. در این پروژه با بررسی معیارهای شایستگی رگولاتورهای ولتاژ با افت کم، برای آنکه با تغییر ولتاژ تغذیه یا جریان بار، ولتاژ خروجی تغییرات کم تری داشته باشد، رگولاتوری دارای تقویت کننده خطا با گین بالا را طراحی کرده ایم. همچنین با مروری بر روش های استفاده شده به منظور کاهش اثر نویز منبع تغذیه در خروجی رگولاتورهای با افت کم، آرایش جدیدی معرفی می شود که علاوه بر نویز خروجی پایین، از مزیت پایداری، پاسخ حالت گذرای و دائمی مناسب برخوردار است. در راستای کاهش سطح اشغالی رگولاتورهای پیشنهادی و همچنین قابلیت مجتمع سازی خازن های جبران ساز و خازن بار از خازن های ماسفت به جای خازن های خطی در این رگولاتورها استفاده شده است. به منظور اثبات کارایی ساختارهای پیشنهادی، رگولاتورهای ولتاژ با ولتاژ خط حداقل 1.4v ، ولتاز خروجی 1.2v و جریان بار 100ma پیاده سازی می گردند.

افزایش بازده ی تقویت کننده ها قدرت سوئیچ شونده در سیستم های مخابراتی به دلیل توان مصرفی بالا توجه طراحان مدارات rfرا به خود جلب کرده است. این پایان نامه قصد طراحی یک تقویت کننده ی قدرت کلاس eکه از شرایط ولتاژ و مشتق ولتاژ سوئیچ شدن صفر به منظور اطمینان از سوئیچ شدن نرم ترانزیستور و عملکرد بهینه ی تقویت کننده بهره می گیرد. هدف در این طراحی دستیابی به بازده مناسب، گین و توان خروجی قابل قبول و همچنین بازده افزوده توان است. به جای ساختار پایه ای آن از آرایش آبشاری برای رسیدن به توان خروجی بالاتر و جهت غلبه بر مشکلات ناشی از ولتاژ شکست ترانزیستور بهره گرفته شده است. از آنجایی که این مدار به ازای ورودی های بسیار کم نامطلوب است در نتیجه استفاده از تقویت کننده کلاس e تنها بصورت یک طبقه نمی تواند گین کافی ر ا برای کاربردهای wlan فراهم نماید بنابراین وارد مرحله سوم شده که طراحی یک شبکه تحریک است. یک تقویت-کننده کلاس f که با استفاده از فرکانس اصلی و هارمونیک های سوم فرکانسی قادر است شکل موج مربعی مورد نیاز برای تحریک طبقه اصلی را فراهم کند انتخاب شد، آرایش آبشاری در طبقه تحریک به منظور افزایش امپدانس خروجی مدار در نتیجه افزایش گین آن می باشد در نتیجه توان کافی برای طبقه خروجی فراهم می شود. در قدم آخر به منظور انتقال ماکزیمم توان ممکن از منبع ورودی به بار خروجی از شبکه تطبیق استفاده شده است. در طراحی مدار دوم شبکه بار جدیدی برای تقویت کننده ی کلاسe پیشنهاد شده است این ساختار به تقویت کننده امکان استفاده از مقاومت بار و خازن موازی بزرگتر را داده و در نتیجه ظرفیت توان تقویت کننده را افزایش می دهد. افزایش مقاومت بار به افزایش بازده ی تقویت کننده کمک می کند.

ضرب کننده دیجیتال بعنوان کندترین و پرمصرف ترین واحد در بین واحدهای محاسبه گر دیجیتال محسوب می شود. برای کاهش توان مصرفی و کاهش تاخیر دو راه کار کلی وجود دارد. یکی طراحی ساختاری ضرب کننده است، که در این پایان نامه سه ساختار پیشنهادی ارائه شده است که این ساختارها عبارتند از: gca multiplier، cca multiplier، dca multiplier این ساختارها به نحوی طراحی شده اند که ورودی ها از کمترین تعداد واحد جمع کننده عبور کنند، که این امر باعث کاهش تاخیر در خروجی می شود، علاوه بر این سعی شده است که ورودی ها از مسیرهای با تاخیر یکسانی عبور کنند تا اثر گلیچ کاهش یابد، در نتیجه توان مصرفی نسبت به ساختارهای موجود کاهش یافت. در این ساختارها توانستیم تعداد واحدهای جمع کننده را به ترتیب به 11، 11 و 10 واحد کاهش دهیم. در ساختارهای پیشنهادی بهبود چشمگیری در تمامی پارامترهای مهم در طراحی ضرب کننده همچون توان مصرفی، تاخیر، pdp، edp و area ایجاد شد. اما راه کار دوم برای طراحی ضرب کننده، طراحی واحدهای سازنده آن می باشد، که این واحدها چیزی جز واحد جمع کننده نیست. برای طراحی ضرب کننده باید از جمع کننده هایی استفاده نمود که دارای توان مصرفی کم، تاخیر کم و از همه مهمتر دارای سوئینگ تقریبا" کامل باشند. دلیل تاکید بر روی سوئینگ کامل خروجی این است که به دلیل عبور سیگنال ورودی از واحدهای جمع کننده پی در پی، سیگنال دچار تضعیف می شود که اگر این تضعیف از حدی بیشتر شود باعث می شود خروجی مقداری اشتباه داشته باشد. در این پایان نامه برای تمام جمع کننده پنج ساختار پیشنهادی و برای نیم جمع کننده دو ساختار پیشنهادی ارائه شده است، که این ساختارها عبارتند از: تمام جمع کننده mua، تمام جمع کننده ptg، تمام جمع کننده 22t، تمام جمع کننده pta، تمام جمع کننده 23t، نیم جمع کننده muh و نیم جمع کننده 18t. تمام جمع کننده های mua، ptg، 22t و pta دارای مشخصات خوبی هستند، اما به دلیل کامل نبودن سوئینگ خروجی در آنها، از این تمام جمع کننده ها نمی توان در طراحی ضرب کننده استفاده نمود. اما تمام جمع کننده 23t علاوه بر داشتن مشخصات خوب، دارای سوئینگ کامل خروجی است و در نتیجه می توان از این تمام جمع کننده و نیم جمع کننده-های پیشنهادی muhو 18t در طراحی ضرب کننده استفاده نمود. با استفاده از جمع کننده های پیشنهادی توانستیم مشخصات طراحی ضرب کننده همچون توان مصرفی، تاخیر، pdp، edp و area را بهبود بخشیم.

در این پروژه سه ساختار مختلف سلول sram ارائه شده است که هر سه ساختار مبتنی بر عملکرد مدار اشمیت تریگر و جداسازی مسیر خواندن از نوشتن می باشد و به منظور افزایش حاشیه نویز استاتیکی خواندن در تکنولوژی های نانومتری پیشنهاد شده است. این افزایش حاشیه نویز استاتیکی خواندن ساختارهای پیشنهادی حتی از مقدار hold snm سلول ها بیشتر می باشد. حاشیه نویز استاتیکی خواندن در طرح های پیشنهادی در حدود 5-4 برابر در مقایسه با سلول sram شش ترانزیستوری بهبود یافته است. تمام شبیه سازی ها توسط نرم افزار hspice، با vdd برابر با v35/0 و با تکنولوژی nm65 انجام شده است.

در سالهای اخیر، اقدامات زیادی در جهت تحلیل عملکرد تقویت کننده های عملیاتی فیدبک جریانی انجام شده است. چرا که این مدارات دارای عملکردهای مفیدی از قبیل: سرعت بالا، پهنای باند خوب و منبع ولتاژ پایین می باشند. در این پروژه به بررسی چگونگی عملکرد تقویت کننده های عملیاتی فیدبک جریانی در تکنولوژی cmos می پردازیم و چند مدار مختلف آن را مورد بررسی و تحلیل قرار می دهیم، و چند تقویت کننده عملیاتی فیدبک جریانی با ولتاژ منبع بسیار پایین و پهنای باند خوب را طراحی و معرفی می کنیم. همچنین برخی از کاربردهای تقویت کننده عملیاتی فیدبک جریانی را معرفی می نماییم. در نهایت یک مقایسه کلی بین تقویت کننده های عملیاتی فیدبک جریانی که ما طراحی نموده ایم با سایر تقویت کننده ها انجام می دهیم.

در این گزارش ابتدا به بررسی مدار معادل و المانهای معادل سلف خواهیم پرداخت و سپس عملکرد سلفهای cmos، انواع مختلف سلفهای مجتمع و توپولوژی های مختلف ساخت سلف مورد بحث قرار خواهند گرفت. تکنولوژیهای مختلف ساخت سلف از قبیلmems ،gaas، soi cmos، vlsi cmos و چندین روش برای بهبود ضریب کیفیت سلف نیز معرفی شده است. در مدارات مجتمع، به سلف داخل تراشه با ضریب کیفیت بالا و فرکانس خود رزونانس بالا نیاز است؛ در صورتی که سلفهای داخل تراشه که بر روی زیرلایه های سیلیکونی ساخته می شوند به علت تلفات اهمی و تلفات زیرلایه به موجب تزویج خازنی و مغناطیسی، از ضریب کیفیت پایینی برخوردار هستند. از این رو تکنیک هایی برای کاهش تلفات پیشنهاد شده است که در پی آن افزایش ضریب کیفیت را در بر خواهد داشت. تکنیک هایی از قبیل پیاده سازی سلف در لایه های فلزی ضخیم برای بهبود عملکرد سلف های یکپارچه، پوشش زمین الگو داده شده که با یک لایه فلز یا با استفاده از نزدیک ترین لایه ی پلی سیلیکون به زیرلایه برای حداقل کردن نفوذ میدان الکتریکی و کاهش جریان های گردابی القاء شده توسط میدان مغناطیسی به جهت محدود شدن بخشی از زیرلایه سیلیکونی پراتلاف با مقاومت ویژه پایین، پیشنهاد شده است. در این پایان نامه، چندین سلف مارپیچ مربعی شبیه سازی شده است. جهت شبیه سازی سلفهای مارپیچ از نرم افزار ansoft hfss استفاده گردیده است و نتایج به دست آمده بر اساس تکنولوژی 0.18?m cmos می باشد. هدف از انجام این پروژه بهبود پارامترهای سلف به ویژه ضریب کیفیت سلفهای مارپیچ است که با استفاده از روشهای بهبود ضریب کیفیت این هدف محقق شده است. ابتدا سلف در لایه های فلزی با ضخامت بالا طراحی شده است که به سبب افزایش فاصله بین سلف یکپارچه و زیرلایه سیلیکونی و افزایش ضخامت خطوط مارپیچ، به ترتیب تزویج خازنی به زیرلایه و تلفات مقاومتی کاهش یافته و در نتیجه ضریب کیفیت سلف بهبود خواهد یافت. سپس از یک پوشش زمین الگو داده شده جهت افزایش ضریب کیفیت سلف یکپارچه استفاده شده است. این پوشش زمین از جنس پلی سیلیکون میباشد که در لایه فلزی m3 با ضخامت 0.4?m طراحی شده است. این پوشش زمین که در راستای عمود بر جهت جریان شکسته شده، محافظ کاملی را ایجاد میکند که از نفوذ میدان الکتریکی به داخل زیرلایه جلوگیری میکند؛ زیرا جریان نشتی در زیرلایه علت اصلی تخریب عملکرد سلف است. از این رو ضریب کیفیت سلف از 14.8314 به 15.4249 افزایش می یابد. این روش به آسانی و بدون هیچ فرآیند اضافی می تواند به کار برده شود.

تاکنون طرح های زیادی از یکسوسازهای تمام موج در تکنولوژی cmos مطرح شده که در این بین سیستم های مجتمع تمام موج دقیق با توجه به کارایی های وسیع توجه بسیاری را به خود جلب کرده اند. این یکسو ساز ها در ورودی این تراشه ها قرار گرفته اند و وظیفه یکسو کردن سیگنال ورودی ac ارسالی از سمت فرستنده خارجی را در جهت تامین یک منبع تغذیه پایدار dc برای کلیه بلوک های داخلی تراشه با حداکثر بازده انتقال توان و دامنه ولتاژ خروجی بر عهده دارند. با پیشرفت روز افزون تکنولوژی میکرو و استفاده از تراشه هایی با مساحت کمتر و به دنبال آن سیستم هایی با ولتاژ و توان پایین سازگار با این تراشه ها بیشتر مورد بررسی قرار گرفته است. بنابراین سعی در کوچک سازی هر چه بیشتر و بهبود روش های انتقال توان در این میکرو سیستم ها جهت تطبیق هر چه بیشتر تراشه با فضا و روش های بهبود ارسال اطلاعات از جمله چالش های طراحی در این سیستم ها می باشد. در این پایان نامه در فصل های اول و دوم به مقدمه ای از یکسوسازهای مجتمع، عملکرد و کارایی این مدارات و بررسی بلوک های تشکیل دهنده یک چیپ کاشتنی می پردازیم. سپس پارامتر های مهم این مدارات و یکسو ساز های مجتمع کلاسیک رایج مورد بررسی قرار می گیرد. در فصل چهار و پنج مدارات یکسوساز پیشنهادی به همراه نتایج شبیه سازی و مقایسه با مدارات کلاسیک رایج را خواهیم داشت. با ترکیب چهار تکنیک بهینه سازی پر کاربرد معرفی شده در همین پایان نامه و به کار گیری آنها به شکل همزمان در یکسو ساز پیشنهادی اول، کلیه پارامتر های یکسو ساز شامل بازده انتقال توان، بازده انتقال ولتاژ و ... در مقایسه با ساختار های معرفی شده اخیر بهبود قابل توجهی یافت و نواقص یکسو ساز های قبلی به شکل کامل رفع شد. در طرح پیشنهادی دوم به کارگیری همزمان چهار دیود فعال به همراه تکنیک بایاس بدنه فعال دستور کار قرار گرفت، یکسوساز پیشنهادی سوم هم مزیت ساختاری کاملا ساده با کمترین ترانزیستور به صورت سوئیچ شوندگی را به همراه دارد. در نهایت در فصل ششم به نتیجه گیری و پیشنهاداتی برای ادامه برای بهبود بیشتر این ساختار ها ارائه خواهد شد.

از خصوصیات بارز vco حلقوی می توان به محدوده تنظیم گسترده، طراحی ساده، سطح سیلیکونی کوچک، مجتمع سازی آسان و تلفات توان پایین اشاره کرد. با این حال،نسبت به اسیلاتورهای lc به دلیل ضریب کیفیت پایین، عملکرد نویز فاز اسیلاتورهای حلقوی به طور کلی بسیار ضعیف است، که این یکی از چالش های مهم در طراحی vco حلقوی می باشد. در فصول ابتدایی این پایان نامه سعی بر بررسی ساختارهای مهم و کاربردی vcoهای حلقوی در کنار تکنیک های متفاوت از قبیل کنترل ولتاژ سوئینگ، کاهش نویز تغذیه شده است. یکی از دغدغه های اصلی ما در این کار در حوزه طراحی مدارهای vco حلقوی، عملکرد در ولتاژهای پایین و همچنین خطی سازی نمودار مشخصه می باشد که با استفاده از روش dtmos و همچنین ساختارهای پیشنهادی بر این امر فایق آمده ایم. در ادامه مدارهایی در حوزه فرکانس های بالا و uwb پیشنهاد شده که بر حسب هدف مورد نظر از قبیل نویز فاز، توان مصرفی و رنج تنظیم ساختارهایی پیشنهاد گردیده است.

در این پایان نامه پارامترهای مهم در مدارات دیجیتال توضیح داده شده و چند سلول جمع کننده متداول مورد بررسی قرار گرفته است. ایده های مختلفی که در پیاده سازی مدارات جمع کننده وجود داشته، شبیه سازی شده است. در پیاده سازی مدار سلول جمع کننده، در بعضی از مقالات طبقات ورودی و در بعضی دیگر طبقات خروجی متفاوت است. در مقالات متفاوت از منطق های cmos مکمل، نسبتی، ترانزیستور عبوری مکمل، گیت های انتقال و تابع اکثریت استفاده شده است. همه مدارات جمع کننده پایان نامه را توسط نرم افزار hspise در تکنولوژیcmos mµ 0.18 tsmc و 45nm fin fet- شبیه سازی کرده و به نتایج جدیدی رسیده ایم و مدارات را با هم مقایسه کرده ایم. ما طبقه ورودی(h=a ⨁ b) را تغییر داده، از منطق ترانزیستور عبوری و تکنیک gdi استفاده کرده و شبیه سازی کرده ایم و به توان مصرفی، زمان تاخیر و در نتیجه pdp بهتری رسیده ایم. در سایر جمع کننده ها طبقه خروجی cout را تغییر داده و بعد از شبیه سازی به نتایج بهتری رسیده ایم.

دلیل دوم این است که طراحی مدار مقایسه گر تقریب متوالی به یکی از موضوعات مورد توجه اکثر طراحان مدارهای سیگنال مختلط تبدیل شده است و طراحان مبدل های تقریب متوالی بیشتر از نتایج کارهای آن ها استفاده کرده اند و خود بیشتر بر روی آرایه ی خازنی متمرکز شده اند . اصلی ترین عامل کاهش مصرف توان در شبیه سازی های انجام شده بهره گیری از روش monotonic switching است.

طراحی و ساخت اولین vco فرکانس ثابت قابل برنامه ریزی جهت کاربرد در گیرنده¬ی استاندارد بی سیم درتکنولوژی tsmc cmos o.18um است. نوسان ساز کنترل شونده با ولتاژ، یک بخش مهم از pll یا سنتز کننده ی فرکانسی است که در اغلب فرستنده ـ گیرنده های مخابراتی استفاده می شود. روند رو به رشد ارتباطات مخابراتی بی سیم منجر به افزایش تقاضا برای محصولات بی سیم با اندازه ی کوچک تر، مصرف توان و قیمت تمام شده¬ی کمتر شده است. از این رو تمایل برای به کارگیری شیوه¬های جدید در مدولاسیون افزایش یافته است. استفاده از این مدولاسیون ها باعث حساسیت به نویز فاز اسیلاتور می شود. نوسان ساز کنترل شونده با ولتار (vco) در واقع نوسان سازی است که فرکانس خروجی آن را می توان با تغییر یک ولتار ورودی تغییر داد. هدف از این پروژه طراحی یک vco برای کاربرد سیستم های گیرنده چند باندی از قبیل موبایلها و نسلهای مختلف موبایلها و ... می باشد. این نوسان ساز باید مشخصات مطرح شده در استانداردهای فوق را ارایه نماید. از آنجایی که در ieee802.11a,b از مدولاسیون های پیشرفته استفاده می شود لازم است که مدار طراحی شده نویز فاز پایینی داشته باشد. از این رو در این پایان نامه از چند روش جدید برای کاهش نویز فاز در محدوده¬ی وسیع فرکانسی استفاده شده است. همچنین این مدار برای یک سیستم قابل حمل تعریف شده است و از این رو توان مصرفی آن مهم بوده و باید در حد امکان پایین باشد. با توجه به رابطه ی توان مصرفی با نویز فاز می توان با تنظیم توان مصرفی مدار، نویز فاز حاصله را تنظیم نمود. از این خاصیت جهت کاهش توان مصرفی vco در مواقعی که نویز فاز بیشتری قابل تحمل است استفاده می گردد. در مدار مورد نظر از تکنیکهای 1- all pmos 2- بافر فیدبک خازنی 3- سلفهای اثر متقابل دیفرانسیلی 4- بهینه سازی توان مصرفی 5- از moscap در حالت accumulation استفاده کرده ایم و با بررسی و بهینه سازی نویز فاز در اسیلاتورهای کنترل شده با ولتاژ در lc vco و در چهار باند 2.4، 2.5، 4.7 و 5ghz با ولتاژ تغدیه یک ولت و توان مصرفی 7.321mw و متوسط نویز فاز -124.228 و تیونینگ فرکانس %56 با ضریب شایستگی تی 204.59- و ضریب شایستگی 189.608- که از روش های نوین کاهش نویز فاز و توان مصرفی بهره می برند.

تقویت کننده های عملیاتی (آپ امپ) ، عنصر اساسی بسیاری از سیستم های آنالوگ و مرکب(آنالوگ – دیجیتال) هستند. کوچک تر شدن طول کانال و کاهش ولتاژ تغذیه در هر نسل cmos ، طراحی تقویت کننده های عملیاتی را همواره با چالش روبرو کرده است.فیدبک روش قدرتمندی است که کاربرد گسترده ای در مدارهای آنالوگ دارد. مثلا به وسیله فیدبک منفی می توان پردازش بسیار دقیقی روی سیگنال ها انجام داد و فیدبک مثبت هم در ساخت نوسان سازها بکار می-رود. سیستم های فیدبک دار بالقوه امکان ناپایداری دارند به این معنی که ممکن است نوسان کنند. به همین منظور آپ امپ در صورت ناپایدار بودن باید جبران سازی فرکانسی شوند یعنی تابع انتقال حلقه باز آن ها طوری اصلاح شود که مدار حلقه بسته پایدار باشد.

در این گزارش روند طراحی یک تقویت کننده کم نویز را با تأکید بر پارامتر خطینگی ارائه می دهیم. در ولتاژهای پایین رسانایی درین (gd) حائز اهمیت می شود. درحالی که در ولتاژهای بالا این پارامتر تأثیر چندانی ندارد. با افزایش میزان خطینگی رسانایی، iip3 بهبود می یابد. روش خطی سازی فید فوروارد درصدد افزایش رسانایی درین است؛ که می توان با استفاده از فیلتر lc و نیز استفاده از ساختارهای تا شده به این مهم دست یافت؛ که این طرح با توجه به استفاده از مدار lc نه تنها به خطی سازی ترارسانایی (gm) می پردازد، بلکه در خطی نگه داشتن رسانایی درین (gd) نیز نقش به سزایی دارد. البته روش ارائه شده برای کاربردهای ولتاژ پایین بسیار عملی است؛ چراکه از چند ترانزیستور به صورت کسکود استفاده نمی شود؛ که همین امر به ما اجاره می دهد تا بتوانیم حداکثر ولتاژ درین-سورس را برای خطی نگه داشتن رسانایی درین داشته باشیم. این در حالی است که علی رغم افزایش خطینگی باعث افزایش توان مصرفی نمی شود. تقویت کننده ارائه شده در فرکانس2.5ghz طراحی شده است.

اسیلاتور ها قسمت مهمّی در سیستم های مخابراتی rf می باشند. از این مدارات در ترکیب کننده های فرکانسی مورد استفاده در pll ها و همچنین در سیستم های دیجیتالی برای تولید پالس ساعت استفاده می گردد. در بسیاری از مدارات کاربردی، اسیلاتور های استفاده شده باید قابل تنظیم باشند، یعنی فرکانس خروجی آنها باید تابعی از یک سیگنال ورودی که معمولاً یک ولتاژ است، باشد. به این نوع اسیلاتور ها، اسیلاتور های کنترل شده با ولتاژ گفته می شود. در بسیاری از سیستم های مخابراتی نیازمند به خروجی های متعامد برای تولید مولّفه های i و q از سیگنال ورودی و انتقال فرکانسی آن به فرکانس پایین تر می باشد. به این نوسان ساز ها، نوسان ساز های متعامد گفته می شود. در این پایان نامه، پس از بررسی تئوری اسیلاتور ها، نتایج طرّاحی و شبیه سازی یک نوسان ساز متعامد برای کار در دو باند فرکانسی مختلف ارائه می گردد.