در این پایان نامه، یک مبدل زمان به دیجیتال جدید پیشنهاد می شود که از تکنیک های درون یابی و تقویت زمانی برای بهبود عملکرد مبدل بهره می برد. مبدل پیشنهادی یک مبدل پایپ لاین 9 بیتی چهار طبقه است که شامل سه طبقه مبدل زمان به دیجیتال 5/2 بیتی و یک طبقه مبدل زمان به دیجیتال 3 بیتی می باشد. از مزایای مبدل پیشنهادی در مقایسه با ساختارهای مشابه می توان به موارد زیر اشاره کرد: مبدل پیشنهادی دارای ساختار و عملکرد مداری ساده است و از شارژ و دشارژ خازن به صورت درون یاب آنالوگ برای افزایش رزولوشن استفاده می کند. مبدل پیشنهادی به دلیل عدم استفاده از خطوط تأخیر، دارای حساسیت کمتر به تغییرات فرایند، دما و ولتاژ تغذیه است. همچنین خطای عدم تطابق بین المان ها در این مبدل در مقایسه با ساختارهای مشابه کاهش یافته است. این مبدل از ساختار پایپ لاین برای دیجیتال سازی فاصله ی زمانی ورودی استفاده می کند و رزولوشن زمانی مبدل افزایش می یابد. مبدل پیشنهادی در تکنولوژی 45nm tsmc cmos شبیه سازی گردید.