در دنیای امروز، مدارات مجتمع به عنوان یک راهبرد، تاثیر بسیار زیادی روی پیشرفت سیستم های الکترونیکی داشته اند و توانسته اند با دستاوردهایی که در قسمت های مختلف، مجتمع سازی و فشرده سازی و بالا بردن دقت و سرعت سیستم ها و اجتماع سیستم های آنالوگ و دیجیتال در کنار هم، تحولی بزرگ در صنعت الکترونیک داشته باشند.از نمونه کارهایی که در روند مجتمع سازی این مدارات مشاهده می شود بحث شبیه سازی مدارات با ایده های نوین برای بهینه کردن ساختار مدارات پایه یا ابداع یک سیستم جدید برای عملی خاص، می باشد که در این صورت پس از باز بینی و اجرای آن طرح و اطمینان از عملکرد درست سیستم در محیط شبیه سازی، اقدام به ساخت مدار می کنند.از نمونه شبیه سازی هایی که وجود دارد استفاده از مدل مداری هر یک از اجزای مدار و نمایش خروجی توسط شبیه ساز hspice می باشد. از مشکلاتی که در این شبیه ساز وجود دارد این است که به ازای بالا رفتن اجزای مدار و نیز حفظ دقتی که در تحلیل تمامی اجزا نیاز است، احتیاج به زمان محاسبه و بالا رفتن تحلیل ها منجر به افزایش مدت شبیه سازی می گردد، بنابراین برای سیستم های مدارات مجتمع که دارای تکنولوژی cmos می باشند و دارای چند میلیون ترانزیستور در ابعاد زیر میکرون برروی یک تراشه (soc)² هستند برای تحلیل کل سیستم نیاز به مدت زمانی بس طولانی است تا اینکه خروجی و عملکرد تراشه و مدار شبیه سازی گردد.مدلی که در سالهای اخیر، 1993 برای مدارات دیجیتال و 1999 برای مدارات ترکیبی آنالوگ و دیجیتال جهت شبیه سازی سیستم ها آمده است، به ترتیب vhdl-ams , vhdl می باشد که بر مبنای مدل سازی رفتاری تمامی اجزای مدار عمل می کند و ویژگی بسیار مهمی که در این شبیه سازها دیده می شود کاهش زمان شبیه سازی تا حد بسیار خوبی که خروجی های آن هم بسیار نزدیک به مدل های طراحی در محیط hspice می باشد.مداری که در این پروژه جهت بررسی اهمیت مدلسازی مد نظر قرار گرفته است مدار pll می باشد که مقالات و تکنیک های بسیار زیادی بسته به کاربرد های آن در طراحی مدارات پیچیده سیگنال مختلط گزارش شده است. در این پروژه یک سری راهکارهای جدید در جهت بهبود پایداری سیستم و کاهش زمان نشست ارائه شده است که در بهینه سازی عملکرد pll مورد نظر نقش خوبی را داشته است. از طرف دیگر، به منظور بررسی اهمیت مدلسازی رفتاری به ارائه ی یک مدل رفتاری در مدار pll پرداخته شده است که با توجه به نتایج شبیه سازی دیده می شود که در عملکرد مدار pll مورد بحث برای مقادیر مختلف فرکانس های ورودی و ضرایب تقسیم یک حالت بهینه دیده می شود. روش هایی که در این قسمت استفاده شده است شامل، استفاده از نرم افزار ads به منظور مشاهده ی ساختار های بلوک های hspice و بلوکهای مداری در جهت طراحی دقیق عملکرد pll مورد نظر است. استفاده ی از نرم افزار زبان نوشتاری vhdl-ams برای بیان و نمایش سایر رفتار های pll در حوزه ی زمان با زبان vhdl-ams ، در شرایط متفاوت و نمایان شدن خاصیت تفکیکسازی در pll می باشد. همچنین می توان به مقایسه ی آن با مدل دقیق hspice در زمینه ی سرعت تحلیل و دقت خروجی ها پرداخته شود؛ سپس استفاده از نرم افزار matlab برای نمایش رفتاری سیستم در حوزه ی فرکانسی و نمایش مشخصه ی پایداری سیستم های مورد نظر می باشد، تا بتوان اهداف از پیش تعیین شده را مشخص نمود و در نهایت استفاده از نرم افزار pll design برای بیان مشخصه ی نویز فاز در pll و مقدار جیتر در سیستم، مورد بررسی قرار می گیرد. در پایان پروژه به نتایجی می رسیم که pll ، علاوه بر داشتن عملکردی مناسب، دارای ساختاری است که در حالت قفل، پایداری سیستم تا رنج بالایی از فرکانس مطرح می شود که علاوه بر این که اثری روی زمان نشست ندارد بلکه پایداری و قفل شدن سیستم در هدف مورد نظر را هم تضمین می کند.نکته ی مهم دیگر اینکه، کاهش زمان نشست متناسب با افزایش فرکانس قطع می باشد که این روند هم منتهی به افزایش نویز فاز یا جیتر در pll می گردد پس به هرحال روندی که خواست ما را در جهت انتخاب پهنای باند مورد نظر مشخص می کند متناسب با کاربردی که از pll انتظار می رود بیان می گردد. البته در این پروژه، در جهت بهبود شرایط، سیستم های مختلف برای پهنای باندهای مختلف ارائه شده است که با آنها آشنا خواهید شد. البته تکنیکی که در ادامه ی پروژه در باره ی آن توضیح داده می شود با استفاده از تغییر باند فرکانس فیلتر در زمان های گذرا و ایستا می باشد، که به کاهش زمان نشست برای یک مدل طراحی با پهنای باند فرکانسی مشخص منجر می شود. البته این از یک سو به تسریع پاسخ دهی سیستم برای تغییرات فرکانس کمک می کند و از سویی دیگر مقدار پهنای باند را برای حالت پایدار برای جلو گیری از ورود نویزهای فرکانس بالا به سیستم، بهینه می کند. همانطوری که مشخص است، ابزاری که به عنوان معیار حد پایداری سیستم معرفی می شود حد فاز و حد بهره می باشد که در حالت کلی نتایجی که از انجام پروژه حاصل شده است، می تواند در درجه ی اول افزایش پایداری تا رسیدن به حد فاز 85 درجه در مشخصه ی دیاگرام بود در حوزه ی فرکانس و در درجه ی دوم رسیدن به یک شرایط قفل تضمین شده که متناسب با پهنای باند برای مقادیر مختلف 10.6 mhz ,70 mhz به ترتیب زمان های نشست 200 ns , 50 ns باشد. که در مورد آخر با استفاده از تکنیک، به کاهش زمان نشست به مقدار 130 ns دست یافته می شود و نتایج کار در فصل های 5 و 6 ارائه شده است. پس هویت اصلی پروژه در بیان بهینه سازی در حوزه ی فرکانسی و زمانی برای pll مورد بررسی و یک مدل رفتاری برگرفته از زبان vhdl-ams می باشد.